KR100504202B1 - Ｅｓｄ 보호소자의 레이아웃 - Google Patents

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Abstract

본 발명은 ESD 보호소자의 레이아웃에 관한 것으로서, GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링(Gate Coupling)을 구현할 때 추가공정 및 레이아웃(Layout)의 영역없이 게이트의 폴리라인을 확장하여 레이아웃을 변경하고 구불구불하여 폴리라인을 연장함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 자유롭게 조절하여 최적화할 수 있는 이점이 있다.

Description

ＥＳＤ 보호소자의 레이아웃 {LAYOUT OF ELECTRO STATIC DISCHARGE PROTECTION DEVICE}
본 발명은 ESD 보호소자의 레이아웃에 관한 것으로서, 보다 상세하게는 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있도록 한 ESD 보호소자의 레이아웃에 관한 것이다.
반도체소자의 크기가 축소되고 그 집적도가 높아질수록 정전기 방전(ESD ; Electro-Static Discharge, 이하 "ESD" 라 함)으로부터 칩의 내부회로를 보호하는 ESD 보호소자의 역할은 그 중요성이 증가하고 있는 추세이다.
특히, MOSFET(Metal-Oxide-Semiconductor Field Effects Transistor)의 게이트산화막의 두께가 얇아지고 약해짐에 따라 입출력회로의 입력버퍼에 존재하는 게이트산화막을 ESD와 같은 외부 충격으로부터 효과적으로 보호하는 특별한 보호소자를 구현할 필요가 있다.
이러한 입력버퍼 등 내부회로 손상은 ESD에 의한 스트레스 전류가 입력패드를 통해 입력되어 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.
그래서 이를 해결하기 위해서는 ESD에 의한 스트레스 전류가 내부회로를 통하여 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 ESD 보호회로를 삽입하여야만 ESD로 인한 반도체소자의 손상을 방지할 수 있다.
도 1은 일반적인 반도체장치에서 사용되는 ESD 보호회로를 나타낸 회로도이다.
여기에 도시된 바와 같이 반도체장치의 입력패드(10)를 통해 데이터를 입력받아 변환 및 전달하는 입력버퍼(30)의 앞단에 ESD 보호를 위한 ESD 보호소자(20)가 추가로 형성된다.
이때, ESD 보호소자(20)는 입력버퍼(30)와 연결된 입력패드(10)사이에 게이트(G)와 소오스(S)가 전원단(VDD)에 연결되고 드레인(D)이 입력패드(10)에 연결된 PMOSFET와, 게이트(G)와 소오스(S)가 접지단(Vss)와 연결되고 드레인(D)이 입력패드(10)에 연결된 NMOSFET로 이루어진다.
그리고, 게이트 커플링을 위해 PMOSFET의 게이트(G)와 드레인(D)간에는 제 1커플링 커패시터(Cp)가 매개되고 게이트(G)와 소오스(S) 간에는 제 1커플링 저항(Rp)이 매개되며, NMOSFET의 게이트(G)와 드레인(D) 간에는 제 2커플링 커패시터(CN)가 매개되고 게이트(G)와 소오스(S) 간에는 제 2커플링 저항(RN)이 매개된다.
따라서, 정상동작시에 입력버퍼(30)는 입력패드(10)로부터 지속적으로 입력되는 정상적인 신호를 내부회로로 변환/전달하는 역할을 수행하게 되고 ESD 보호소자(20)는 PMOSFET와 NMOSFET는 오프되어 데이터의 입출력시 영향을 주지 않고 입력되는 데이터를 입력버퍼(30)로 전달해 준다.
그러나, 입력패드(10)로부터 ESD 스트레스가 입력되면 ESD 보호의 역할을 수행하는 NMOSFET/PMOSFET의 드레인(D)에 전기적 바이어스가 가해짐과 동시에 제 1내지 제 2커플링 커패시터(Cp, CN)를 통해 게이트(G)에도 전기적 바이어스가 가해지기 때문에 결과적으로 낮은 전압에서 NMOSFET/PMOSFET 가 동작하게 된다. 게이트 커플드 CMOSFET ESD 보호회로에서 게이트(G)와 입력패드(10) 사이를 연결하는 제 1내지 제 2커플링 커패시터(Cp, CN)의 용량은 게이트에 가해지는 전기적 바이어스의 크기를 결정하고 게이트와 전원단(VDD)이나 접지단(Vss) 사이에 연결된 제 1내지 제 2커플링 저항(Rp, RN)은 게이트(G)에 가해진 전기적 바이어스가 사라지는 시간을 결정한다. 따라서 입력버퍼(10)의 얇은 게이트산화막을 효과적으로 보호하기 위해서는 그 커플링 커패시터(Cp, CN)들의 용량과 커플링 저항(Rp, RN)들의 크기를 상황에 맞게 최적화시키는 것이 매우 중요한 요소값이 된다.
일반적으로 게이트 커플드 CMOSFET ESD 보호소자를 효과적으로 구현하기 위해서는 다음과 같은 기본적인 요건들이 만족되어야 한다.
즉, 첫째, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 추가되는 공정이 최소화되어야 한다.
둘째, 커패시터와 저항을 보호회로 안에 삽입함에 따라 추가되는 레이아웃 영역의 소모가 최소화되어야 한다.
셋째, 추가되는 커패시터의 용량과 저항의 크기를 최적화시키기 용이해야 한다. 즉 커패시터의 용량과 저항의 크기를 원하는 값으로 조절하기 용이해야 한다.
넷째, 커패시터와 저항을 추가할 때 래치업과 같이 원하지 않는 오동작이 발생할 수 있는 가능성이 배제되어야 한다.
그러나, 현재 게이트 커플드 CMOSFET ESD 보호소자를 구현할 때 추가되는 커플링 커패시터(Cp, CN)와 커플링 저항(Rp, RN)을 만드는 방법에 대해서는 지금까지 다양한 방법들이 제시되고 있으나 대부분 앞에서 기술한 기본적인 조건들을 충분히 만족시키지 못하고 있는 실정이다.
본 발명은 상기와 같은 필요성을 만족하기 위해 창작된 것으로서, 본 발명의 목적은 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있도록 한 ESD 보호소자의 레이아웃을 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 입력패드와 연결된 NMOSFET/PMOSFET의 드레인과 게이트 사이에 커플링 커패시터가 각각 매개되고, 접지단 또는 전원단과 연결된 NMOSFET/PMOSFET의 소오스와 게이트 사이에 커플링 저항이 각각 매개된 게이트 커플드 CMOSFET로 구성된 ESD 보호소자의 레이아웃에 있어서, 상기 커플링 커패시터의 하부전극은 NMOSFET/PMOSFET의 게이트를 각각 연장하여 폴리물질로 넓게 확장하여 분리 형성하며, 상기 커플링 커패시터의 상부전극은 NMOSFET/PMOSFET의 드레인 사이를 금속물질에 의해 활성영역 폭으로 상기 하부전극을 덮을 수 있도록 넓게 확장하여 드레인에 연결되도록 형성하고, 상기 커플링 저항은 구불구불한 형태의 폴리라인으로 NMOSFET/PMOSFET의 게이트와 각각 전원단이나 접지단과 연결되도록 형성하는 것을 특징으로 한다.
위에서, 상기 커플링 커패시터의 하부전극과 연결된 게이트와 상기 커플링 저항 사이에 금속물질의 넓은 집중부를 매개하도록 형성된 것을 특징으로 한다.
또한, 상기 커플링 커패시터의 하부전극과 연결된 게이트들이 서로 연결되어 커플링 저항과 연결되도록 형성된 것을 특징으로 한다.
또한, 상기 드레인과 상부전극은 콘택에 의해 서로 연결된 것을 특징으로 한다.
위와 같이 이루어진 ESD 보호소자의 커플링 커패시터를 PIM(Poly-insulator -Metal)구조로 드레인과 게이트를 연장하여 넓게 형성하고 콘택을 통해 서로 연결시키며, 커플링 저항을 폴리라인을 구불구불하게 연장하여 형성함으로써 커플링 커패시터와 커플링 저항을 형성하기 위한 추가 공정없이 형성할 수 있으며 커패시터의 용량과 저항의 크기를 조절하기 용이하고 래치업과 같은 오동작의 발생을 줄일 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2는 본 발명에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.
여기에 도시된 바와 같이 활성영역에 소오스(S)와 드레인(D)을 형성하고 멀티핑거 구조로 다수개의 게이트(G)를 배치하여 각각 NMOSFET/PMOSFET를 형성하고 파워라인(28)을 통해 각각 전원단(VDD)과 접지단(Vss)에 연결된다.
또한, NMOSFET/PMOSFET의 게이트(G)를 각각 연장하여 폴리물질로 직사각형 형상으로 넓게 확장하여 분리 형성해 커플링 커패시터(Cp, CN)의 하부전극(24)을 형성하고, NMOSFET/PMOSFET의 드레인(D) 사이를 금속물질에 의해 활성영역 폭으로 하부전극(24)을 덮을 수 있도록 넓게 확장하여 콘택을 통해 연결하여 커플링 커패시터(Cp, CN)의 상부전극(22)을 형성함으로써 NMOSFET/PMOSFET의 드레인(D)과 게이트(G)에 연결된 커플링 커패시터(Cp, CN)를 형성한다.
이때 하부전극(24)의 형상은 도 3에 도시된 바와 같이 직사각형이 아닌 다른 형상으로도 넓게 형성할 수 있다.
그리고, NMOSFET/PMOSFET의 게이트(G)와 연결된 폴리라인을 구불구불하게 길게 연장하여 각각 파워라인(28)과 연결되도록 하여 커플링 저항(Rp, RN)을 형성한다.
이때, 멀티핑거의 다수개의 게이트(G)들과 커플링 저항(Rp, RN)과 연결하기 위해 폭이 넓은 집중부(26)를 매개하도록 형성하여 각 게이트(G)와 전원단(VDD)이나 접지단(Vss) 사이에 형성되는 저항의 크기를 가급적 비슷하게 만들게 된다.
이와 같은 레이아웃으로 NMOSFET/PMOSFET의 드레인(D)과 게이트(G) 사이에 금속물질-유전층-폴리물질 구조의 커패시터가 형성된다. 이때 형성되는 커패시터의 용량은 금속물질을 덮고 있는 직사각형의 폴리물질의 면적과, 금속물질의 폴리물질 사이에 존재하는 유전층의 두께 그리고 유전층의 유전상수에 의해서 결정된다.
또한, 전원단(VDD) 또는 접지단(Vss) 방향의 폴리물질은 다음과 같이 각각의 게이트(G)를 금속물질의 집중부(26)에 연결한 후 집중부(26)의 중앙에서 다시 구불구불한 형태의 라인을 형성하여 전원단(VDD) 또는 접지단(Vss)과 연결된다. 각각의 게이트(G)를 연결하는 집중부(26)의 폭은 주변에 존재하는 다른 금속물질과 접촉하지 않는 범위내에서 최대한 크게 만든다. 이와 같이 레이아웃을 구현하면 NMOSFET/PMOSFET의 각 게이트(G)와 전원단(VDD) 또는 접지단(Vss) 사이에 삽입하는 저항값의 다양화를 최소화시킬 수 있게 된다.
이와 같이 형성된 저항의 크기는 구불구불한 폴리라인의 전체길이, 구불구불한 폴리라인의 폭, 그리고 폴리라인의 표면저항의 3가지 요소에 의해 결정된다. 각각의 게이트(G)를 구불구불한 폴리라인과 직접 연결하지 않고 그 폭을 최대한 크게 만든 집중부(26)를 거쳐 연결함으로써 각 게이트(G)와 전원단(VDD) 또는 접지단(Vss) 사이에 형성되는 저항의 크기를 가급적 비슷하게 만들게 된다.
한편, 도 4에 도시된 바와 같이 집중부(26)을 매개하지 않고 NMOSFET/PMOSFET의 게이트(G)들을 폴리라인으로 서로 연결시킨 후 구불구불하게 길게 연장하여 커플링 저항(Rp, RN)과 직접 연결하여 전원단(VDD) 또는 접지단(Vss)과 연결되도록 형성할 수도 있다.
상기한 바와 같이 본 발명은 GCMOSFET을 이용한 ESD 보호소자에서 게이트와 입력패드 사이에 커패시터를 연결하고 게이트와 전원단이나 접지단 사이에 저항을 연결하는 게이트 커플링을 구현할 때 게이트의 폴리라인을 확장하여 레이아웃을 변경함으로써 게이트 커플링에 필요한 커패시터 용량과 저항값을 최적화할 수 있는 이점이 있다.
또한, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 기존의 게이트를 만들기 위해 사용되던 폴리실리콘 레이아웃만 변경하여 추가되는 공정 없이 형성할 수 있는 이점이 있다.
또한, 게이트 커플링에 필요한 커패시터와 저항을 만들기 위해 추가되는 폴리실리콘의 레이아웃이 모두 기존의 NMOSFET/PMOSFET와 입력패드가 이미 차지하고 있던 영역 내부에서 이루어지기 때문에 추가로 소모되는 레이아웃 영역없이 형성할 수 있는 이점이 있다.
또한, 게이트 커플링에 필요한 커패시터 용량은 입력패드 방향에 추가되는 폴리물질의 면적에 비례하여 결정되기 때문에 추가되는 폴리물질의 면적을 조절함으로써 커패시터 용량을 자유롭게 조절할 수 있을 뿐만 아니라 전원단(VDD) 또는 접지단(Vss) 방향에 추가되는 구불구불한 폴리라인의 길이 및 선폭을 조절함으로써 게이트 커플링에 필요한 저항의 크기를 자유롭게 조절하는 것이 가능한 이점이 있다.
또한, 커패시터와 저항을 만들기 위해 레이아웃 상에 추가되는 폴리물질이 게이트산화막 위에 형성되어 하부의 활성영역과 전기적으로 절연되어 있기 때문에 커패시터와 저항을 추가함에 따라 래치업과 같이 원하지 않는 오동작이 발생할 수 있는 가능성이 매우 낮은 이점이 있다.
도 1은 일반적인 반도체장치에서 사용되는 ESD 보호회로를 나타낸 회로도이다.
도 2는 본 발명에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 의한 ESD 보호소자의 레이아웃을 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 입력패드 20 : ESD 보호소자
22 : 상부전극 24 : 하부전극
26 : 집중부 30 : 입력버퍼

Claims (4)

  1. 입력패드와 입력버퍼 사이에서 드레인단자가 상기 입력패드와 입력버퍼 사이의 신호선에 연결되도록 상호 나란하게 배치되는 PMOSFET/NMOSFET와, 상기 PMOSFET/NMOSFET의 드레인단자 및 게이트단자 사이에 각각 배치되는 커플링 커패시터와, 그리고 상기 PMOSFET/NMOSFET의 소스단자와 접지단 또는 전원단 사이에 배치되는 커플링 저항을 구비하는 게이트 커플드 CMOSFET로 구성되는 ESD 보호소자의 레이아웃에 있어서,
    상기 커플링 커패시터의 하부전극은 상기 PMOSFET/NMOSFET의 게이트를 구성하는 폴리실리콘막으로부터 연장되어 제1 영역을 덮도록 배치되며, 상기 커플링 커패시터의 상부전극은 상기 PMOSFET의 드레인영역 및 NMOSFET의 드레인영역 사이의 영역에서 상기 하부전극과 중첩되도록 배치되면서 상기 드레인영역과 전기적으로 연결되며, 그리고 상기 커플링 저항은 상기 폴리실리콘막과 상호 이격되면서 상기 접지단 또는 전원단까지 구불구불한 형태로 길게 배치되는 저항용 폴리실리콘막과, 상기 폴리실리콘막과 저항용 폴리실리콘막을 상호 연결시키는 금속재질의 집중부로 구성되는 것을 특징으로 하는 ESD 보호소자의 레이아웃.
  2. 제1항에 있어서,
    상기 금속재질의 집중부는 스트라이프 형태를 갖는 것을 특징으로 하는 ESD 보호소자의 레이아웃.
  3. 제2항에 있어서,
    상기 저항용 폴리실리콘막은 상기 스트라이프 형태의 집중부의 중앙에 배치되는 컨택에 의해 상기 집중부와 연결되는 것을 특징으로 하는 ESD 보호소자의 레이아웃.
  4. 제 1항에 있어서, 상기 드레인과 상부전극은 콘택에 의해 서로 연결된 것을 특징으로 하는 ESD 보호소자의 레이아웃.
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