JP3342636B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、Ｄ／Ａ（Ｄｉｇｉｔａｌ ｔｏＡｎａ
ｌｏｇ）コンバータおよびＡ／Ｄ（Ａｎａｌｏｇ ｔｏ
Ｄｉｇｉｔａｌ）コンバータなどのトリミング精度の
向上に適用して有効な技術に関するものである。
置に関し、特に、Ｄ／Ａ（Ｄｉｇｉｔａｌ ｔｏＡｎａ
ｌｏｇ）コンバータおよびＡ／Ｄ（Ａｎａｌｏｇ ｔｏ
Ｄｉｇｉｔａｌ）コンバータなどのトリミング精度の
向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】マイクロプロセッサやＤＳＰ（Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｓｅｓｓｏｒ）などの半
導体集積回路装置には、デジタル信号をアナログ信号に
変換するＤ／Ａコンバータおよびアナログ信号をデジタ
ル信号に変換するＡ／Ｄコンバータが広く使用されてい
る。
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｓｅｓｓｏｒ）などの半
導体集積回路装置には、デジタル信号をアナログ信号に
変換するＤ／Ａコンバータおよびアナログ信号をデジタ
ル信号に変換するＡ／Ｄコンバータが広く使用されてい
る。
【０００３】本発明者が検討したところによれば、Ｄ／
Ａ，Ａ／Ｄコンバータにおける変換方式の一種としては
抵抗分圧方式が広く知られている。
Ａ，Ａ／Ｄコンバータにおける変換方式の一種としては
抵抗分圧方式が広く知られている。
【０００４】この抵抗分圧方式は、抵抗値の等しい２n
個の直列接続された抵抗が設けられ、それらの抵抗の一
方の端部がアナログ電源電圧ＡＶｃｃのパッドに配線に
よって接続され、他方の端部がアナロググランド電位Ａ
Ｖｓｓのパッドに配線によって接続されており、これら
複数の抵抗の内、任意の接続部での電圧値をＤ／Ａコン
バータでは変換後のアナログ信号として外部に出力し、
Ａ／Ｄコンバータではデジタル信号を変換するための比
較電圧として用いている。
個の直列接続された抵抗が設けられ、それらの抵抗の一
方の端部がアナログ電源電圧ＡＶｃｃのパッドに配線に
よって接続され、他方の端部がアナロググランド電位Ａ
Ｖｓｓのパッドに配線によって接続されており、これら
複数の抵抗の内、任意の接続部での電圧値をＤ／Ａコン
バータでは変換後のアナログ信号として外部に出力し、
Ａ／Ｄコンバータではデジタル信号を変換するための比
較電圧として用いている。
【０００５】そして、アナログ電源電圧ＡＶｃｃのパッ
ドの配線およびアナロググランド電位ＡＶｓｓのパッド
に配線には、製造時のばらつきや誤差によって抵抗値の
異なる、いわゆる、配線の寄生抵抗があるために、レー
ザビームによりトリミングを行うレーザトリミング法や
配線層における一部工程のみを専用マスクを用いて製造
する、いわゆる、マスタスライス法によって変換精度の
トリミングが行われている。
ドの配線およびアナロググランド電位ＡＶｓｓのパッド
に配線には、製造時のばらつきや誤差によって抵抗値の
異なる、いわゆる、配線の寄生抵抗があるために、レー
ザビームによりトリミングを行うレーザトリミング法や
配線層における一部工程のみを専用マスクを用いて製造
する、いわゆる、マスタスライス法によって変換精度の
トリミングが行われている。
【０００６】なお、この種のＡ／Ｄコンバータについて
詳しく述べてある例としては、１９８３年９月２５日、
株式会社オーム社発行、米山寿一（著）、「Ａ／Ｄコン
バータ入門」Ｐ１５２，Ｐ１５３があり、この文献に
は、抵抗分圧方式のＡ／Ｄコンバータの回路構成などが
記載されている。
詳しく述べてある例としては、１９８３年９月２５日、
株式会社オーム社発行、米山寿一（著）、「Ａ／Ｄコン
バータ入門」Ｐ１５２，Ｐ１５３があり、この文献に
は、抵抗分圧方式のＡ／Ｄコンバータの回路構成などが
記載されている。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な抵抗のトリミング法では、次のような問題点があるこ
とが本発明者により見い出された。
な抵抗のトリミング法では、次のような問題点があるこ
とが本発明者により見い出された。
【０００８】すなわち、レーザトリミング法では、レー
ザビームによってトリミングを行うレーザトリミング装
置などの装置が必要となり、設備や装置コストが大きく
なってしまうという問題がある。
ザビームによってトリミングを行うレーザトリミング装
置などの装置が必要となり、設備や装置コストが大きく
なってしまうという問題がある。
【０００９】また、マスタスライス法では、配線設計を
追加しなければならず、マスク修正やそれに伴う設計な
どの工数およびコストが大きくなるという問題がある。
追加しなければならず、マスク修正やそれに伴う設計な
どの工数およびコストが大きくなるという問題がある。
【００１０】本発明の目的は、レーザトリミング法やマ
スタスライス法などによるトリミングを不要とし、短時
間で容易に高精度のトリミングを行うことができる半導
体集積回路装置を提供することにある。
スタスライス法などによるトリミングを不要とし、短時
間で容易に高精度のトリミングを行うことができる半導
体集積回路装置を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、第１ノードと第２ノードとの間に直列接続された２
n −２個の第１の抵抗と、該第１ノードに接続された第
１の精度トリミング手段と、第２ノードに接続された第
２の精度トリミング手段と、２ n −２個の第１の抵抗の
互いの接続部、第１ノード、および第２ノードにそれぞ
れ並列接続された複数の選択スイッチとを有し、第１の
精度トリミング手段は、各々パッドを含む複数の第１の
電極部を有し、複数の第１の電極部のパッドと第１ノー
ドとの間の抵抗値は互いに異なる値であり、第２の精度
トリミング手段は、各々パッドを含む複数の第２の電極
部を有し、複数の第２の電極部のパッドと第２ノードと
の間の抵抗値は互いに異なる値であり、ワイヤボンディ
ングにより、複数の第１の電極部のうち、いずれか１つ
にアナログ電源電圧が選択的に供給され、複数の第２の
電極部のうち、いずれか１つにアナロググランド電位が
選択的に供給されるものである。
は、第１ノードと第２ノードとの間に直列接続された２
n −２個の第１の抵抗と、該第１ノードに接続された第
１の精度トリミング手段と、第２ノードに接続された第
２の精度トリミング手段と、２ n −２個の第１の抵抗の
互いの接続部、第１ノード、および第２ノードにそれぞ
れ並列接続された複数の選択スイッチとを有し、第１の
精度トリミング手段は、各々パッドを含む複数の第１の
電極部を有し、複数の第１の電極部のパッドと第１ノー
ドとの間の抵抗値は互いに異なる値であり、第２の精度
トリミング手段は、各々パッドを含む複数の第２の電極
部を有し、複数の第２の電極部のパッドと第２ノードと
の間の抵抗値は互いに異なる値であり、ワイヤボンディ
ングにより、複数の第１の電極部のうち、いずれか１つ
にアナログ電源電圧が選択的に供給され、複数の第２の
電極部のうち、いずれか１つにアナロググランド電位が
選択的に供給されるものである。
【００１４】また、本発明の半導体集積回路装置は、前
記第１の精度トリミング手段は、複数の第１の電極部と
前記第１ノードとの間に接続された第２の抵抗をさらに
有し、前記第２の精度トリミング手段は、複数の第２の
電極部と第２ノードとの間に接続された第３の抵抗をさ
らに有し、複数の第１の電極部のパッドのうち、第１ノ
ードとの間の抵抗値が第１の抵抗の抵抗値と最も近いパ
ッドが選択され、複数の第２の電極部のパッドのうち、
第２ノードとの間の抵抗値が第１の抵抗の抵抗値と最も
近いパッドが選択されることにより、第１、および第２
の精度トリミング手段の抵抗値を調整するものである。
記第１の精度トリミング手段は、複数の第１の電極部と
前記第１ノードとの間に接続された第２の抵抗をさらに
有し、前記第２の精度トリミング手段は、複数の第２の
電極部と第２ノードとの間に接続された第３の抵抗をさ
らに有し、複数の第１の電極部のパッドのうち、第１ノ
ードとの間の抵抗値が第１の抵抗の抵抗値と最も近いパ
ッドが選択され、複数の第２の電極部のパッドのうち、
第２ノードとの間の抵抗値が第１の抵抗の抵抗値と最も
近いパッドが選択されることにより、第１、および第２
の精度トリミング手段の抵抗値を調整するものである。
【００１５】それらにより、レーザトリミングやマスタ
スライスなどによる調整が不要となり、精度トリミング
を短時間で容易に行うことができる。
スライスなどによる調整が不要となり、精度トリミング
を短時間で容易に行うことができる。
【００１６】
【００１７】
【００１８】以上のことにより、Ａ／Ｄ，Ｄ／Ａコンバ
ータにおけるオフセット精度、フルスケール精度および
絶対精度を向上させることができる。
ータにおけるオフセット精度、フルスケール精度および
絶対精度を向上させることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】図１は、本発明の一実施の形態による半導
体集積回路装置に設けられた抵抗分圧方式のＤ／Ａコン
バータにおける抵抗分圧回路図である。
体集積回路装置に設けられた抵抗分圧方式のＤ／Ａコン
バータにおける抵抗分圧回路図である。
【００２１】本実施の形態において、半導体集積回路装
置に設けられた抵抗分圧方式のＤ／Ａコンバータにおけ
る抵抗分圧回路１は、抵抗値が全て同じ抵抗（第１の抵
抗手段）Ｒが直列接続され、これらの抵抗Ｒの各々の接
続部には２n −１個の選択スイッチが接続され、それら
の内、いずれかの選択スイッチをＯＮとし、その部分に
おける抵抗によって分圧された電圧値をＤ／Ａコンバー
タに設けられたオペアンプに出力するようになってい
る。
置に設けられた抵抗分圧方式のＤ／Ａコンバータにおけ
る抵抗分圧回路１は、抵抗値が全て同じ抵抗（第１の抵
抗手段）Ｒが直列接続され、これらの抵抗Ｒの各々の接
続部には２n −１個の選択スイッチが接続され、それら
の内、いずれかの選択スイッチをＯＮとし、その部分に
おける抵抗によって分圧された電圧値をＤ／Ａコンバー
タに設けられたオペアンプに出力するようになってい
る。
【００２２】また、抵抗分圧回路１には、抵抗Ｒよりも
抵抗値が小さい抵抗（第２の抵抗手段）Ｒ１ならびに抵
抗（第３の抵抗手段）Ｒ２が設けられており、抵抗Ｒ１
の一方の端部には、直列接続された抵抗Ｒの一方の端部
が接続されている。
抵抗値が小さい抵抗（第２の抵抗手段）Ｒ１ならびに抵
抗（第３の抵抗手段）Ｒ２が設けられており、抵抗Ｒ１
の一方の端部には、直列接続された抵抗Ｒの一方の端部
が接続されている。
【００２３】さらに、抵抗分圧回路１は、半導体集積回
路装置の外部からアナログ電源電圧ＡＶｃｃが入力され
る半導体集積回路装置に設けられた外部引出線であるリ
ードとボンディングワイヤなどによって電気的に接続さ
れるパッドＰ１〜Ｐ３ならびに抵抗（抵抗手段）Ｒｐ
１，Ｒｐ２が設けられており、パッドＰ１と抵抗Ｒｐ１
の一方の端部とが接続されている。
路装置の外部からアナログ電源電圧ＡＶｃｃが入力され
る半導体集積回路装置に設けられた外部引出線であるリ
ードとボンディングワイヤなどによって電気的に接続さ
れるパッドＰ１〜Ｐ３ならびに抵抗（抵抗手段）Ｒｐ
１，Ｒｐ２が設けられており、パッドＰ１と抵抗Ｒｐ１
の一方の端部とが接続されている。
【００２４】また、パッドＰ３には、抵抗Ｒｐ２の一方
の端部が接続されており、抵抗Ｒ１の他方の端部、抵抗
Ｒｐ１の他方の端部、抵抗Ｒｐ２の他方の端部およびパ
ッドＰ２が接続されている。
の端部が接続されており、抵抗Ｒ１の他方の端部、抵抗
Ｒｐ１の他方の端部、抵抗Ｒｐ２の他方の端部およびパ
ッドＰ２が接続されている。
【００２５】そして、これらパッドＰ１と抵抗Ｒｐ１，
パッドＰ２ならびにパッドＰ３と抵抗Ｒｐ２により、そ
れぞれ第１の電極部が構成されている。
パッドＰ２ならびにパッドＰ３と抵抗Ｒｐ２により、そ
れぞれ第１の電極部が構成されている。
【００２６】さらに、抵抗分圧回路１は、半導体集積回
路装置の外部からアナロググランド電位ＡＶｓｓが入力
される半導体集積回路装置に設けられた外部引出線であ
るリードとボンディングワイヤなどによって電気的に接
続されるパッドＰ４〜Ｐ６ならびに抵抗（抵抗手段）Ｒ
ｐ３，Ｒｐ４が設けられており、パッドＰ４と抵抗Ｒｐ
３の一方の端部とが接続されている。
路装置の外部からアナロググランド電位ＡＶｓｓが入力
される半導体集積回路装置に設けられた外部引出線であ
るリードとボンディングワイヤなどによって電気的に接
続されるパッドＰ４〜Ｐ６ならびに抵抗（抵抗手段）Ｒ
ｐ３，Ｒｐ４が設けられており、パッドＰ４と抵抗Ｒｐ
３の一方の端部とが接続されている。
【００２７】また、パッドＰ６には、抵抗Ｒｐ４の一方
の端部が接続されており、抵抗Ｒ２の他方の端部、抵抗
Ｒｐ３の他方の端部、抵抗Ｒｐ４の他方の端部およびパ
ッドＰ５がそれぞれ接続されている。
の端部が接続されており、抵抗Ｒ２の他方の端部、抵抗
Ｒｐ３の他方の端部、抵抗Ｒｐ４の他方の端部およびパ
ッドＰ５がそれぞれ接続されている。
【００２８】そして、これらパッドＰ４と抵抗Ｒｐ３，
パッドＰ５ならびにパッドＰ６と抵抗Ｒｐ４により、そ
れぞれ第２の電極部が構成されている。
パッドＰ５ならびにパッドＰ６と抵抗Ｒｐ４により、そ
れぞれ第２の電極部が構成されている。
【００２９】ここで、抵抗Ｒ，Ｒ１，Ｒ２，Ｒｐ１〜Ｒ
ｐ４のそれぞれの抵抗値の関係は、Ｒ＞Ｒ１，Ｒ＞Ｒ２
であり、Ｒｐ１≠Ｒｐ２、Ｒｐ３≠Ｒｐ４である。
ｐ４のそれぞれの抵抗値の関係は、Ｒ＞Ｒ１，Ｒ＞Ｒ２
であり、Ｒｐ１≠Ｒｐ２、Ｒｐ３≠Ｒｐ４である。
【００３０】また、抵抗分圧回路１は、複数の抵抗Ｒと
抵抗Ｒ１，Ｒ２との合計が２n 個となっている。
抵抗Ｒ１，Ｒ２との合計が２n 個となっている。
【００３１】そして、これら抵抗Ｒ１，Ｒｐ１，Ｒｐ２
およびパッドＰ１〜Ｐ３により、精度トリミング手段
（第１の精度トリミング手段）ＳＴ１が構成され、抵抗
Ｒ２，Ｒｐ３，Ｒｐ４およびパッドＰ４〜Ｐ６によって
精度トリミング手段（第２の精度トリミング手段）ＳＴ
２が構成されている。
およびパッドＰ１〜Ｐ３により、精度トリミング手段
（第１の精度トリミング手段）ＳＴ１が構成され、抵抗
Ｒ２，Ｒｐ３，Ｒｐ４およびパッドＰ４〜Ｐ６によって
精度トリミング手段（第２の精度トリミング手段）ＳＴ
２が構成されている。
【００３２】次に、本実施の形態の作用について説明す
る。
る。
【００３３】まず、プローブテストにおいて、オフセッ
ト精度、フルスケール精度ならびに絶対精度の測定を行
い、抵抗Ｒ１を含めたパッドＰ１〜Ｐ３の内、これらの
精度が最もよいパッドを選択する。
ト精度、フルスケール精度ならびに絶対精度の測定を行
い、抵抗Ｒ１を含めたパッドＰ１〜Ｐ３の内、これらの
精度が最もよいパッドを選択する。
【００３４】ここで、抵抗Ｒ１と各々のパッドＰ１〜Ｐ
３を含めた等価の抵抗値は、パッドＰ１においては、抵
抗Ｒｐ１と抵抗Ｒ１と配線の寄生抵抗との合成抵抗値と
なり、パッドＰ２では、抵抗Ｒ１と配線の寄生抵抗との
合成抵抗値となり、パッドＰ３では、抵抗Ｒｐ２と抵抗
Ｒ１と配線の寄生抵抗との合成抵抗値となる。
３を含めた等価の抵抗値は、パッドＰ１においては、抵
抗Ｒｐ１と抵抗Ｒ１と配線の寄生抵抗との合成抵抗値と
なり、パッドＰ２では、抵抗Ｒ１と配線の寄生抵抗との
合成抵抗値となり、パッドＰ３では、抵抗Ｒｐ２と抵抗
Ｒ１と配線の寄生抵抗との合成抵抗値となる。
【００３５】よって、これらの合成抵抗値が抵抗Ｒの抵
抗値と最も近いパッドＰ１〜Ｐ３の選択を前述したプロ
ーブテストによって行い、前述したアナログ電源電圧Ａ
Ｖｃｃが入力されるリードとボンディングワイヤによっ
て電気的に接続する。
抗値と最も近いパッドＰ１〜Ｐ３の選択を前述したプロ
ーブテストによって行い、前述したアナログ電源電圧Ａ
Ｖｃｃが入力されるリードとボンディングワイヤによっ
て電気的に接続する。
【００３６】また、パッドＰ４〜Ｐ６における選択も、
同様に、パッドＰ４における抵抗Ｒｐ３と抵抗Ｒ２と配
線の寄生抵抗との合成抵抗値、パッドＰ５における抵抗
Ｒ２と配線の寄生抵抗との合成抵抗値またはパッドＰ６
における抵抗Ｒｐ４と抵抗Ｒ２と配線の寄生抵抗との合
成抵抗値の内、抵抗Ｒの抵抗値と最も近いパッドＰ４〜
Ｐ６の選択をプローブテストによって行い、前述したア
ナロググランド電位ＡＶｓｓが入力されるリードとボン
ディングワイヤによって電気的に接続する。
同様に、パッドＰ４における抵抗Ｒｐ３と抵抗Ｒ２と配
線の寄生抵抗との合成抵抗値、パッドＰ５における抵抗
Ｒ２と配線の寄生抵抗との合成抵抗値またはパッドＰ６
における抵抗Ｒｐ４と抵抗Ｒ２と配線の寄生抵抗との合
成抵抗値の内、抵抗Ｒの抵抗値と最も近いパッドＰ４〜
Ｐ６の選択をプローブテストによって行い、前述したア
ナロググランド電位ＡＶｓｓが入力されるリードとボン
ディングワイヤによって電気的に接続する。
【００３７】また、パッドＰ１〜Ｐ６は、抵抗Ｒの抵抗
値に最も近いものを選択するのではなく、選択するパッ
ドＰ１〜Ｐ３、Ｐ４〜Ｐ６において、予め選択する順番
を決定しておき、設計基準値以内であれば抵抗値に関係
なく、そのパッドを用いるようにしてもよい。
値に最も近いものを選択するのではなく、選択するパッ
ドＰ１〜Ｐ３、Ｐ４〜Ｐ６において、予め選択する順番
を決定しておき、設計基準値以内であれば抵抗値に関係
なく、そのパッドを用いるようにしてもよい。
【００３８】たとえば、プローブテストにおいて、予め
パッドＰ２とパッドＰ５を選択して精度を測定し、その
選択したパッドＰ２，Ｐ５の抵抗値が設計基準値以内で
あれば、それらパッドＰ２，Ｐ５を前述したアナロググ
ランド電位ＡＶｓｓが入力されるリードおよびアナログ
電源電圧ＡＶｃｃが入力されるリードとボンディングワ
イヤによって電気的に接続する。
パッドＰ２とパッドＰ５を選択して精度を測定し、その
選択したパッドＰ２，Ｐ５の抵抗値が設計基準値以内で
あれば、それらパッドＰ２，Ｐ５を前述したアナロググ
ランド電位ＡＶｓｓが入力されるリードおよびアナログ
電源電圧ＡＶｃｃが入力されるリードとボンディングワ
イヤによって電気的に接続する。
【００３９】また、パッドＰ２における抵抗値が設計基
準値からはずれていれば、パッドＰ１における精度を測
定し、そのパッドＰ１の抵抗値が設計基準値以内である
か否かを判断し、パッドＰ１が設計基準値以内であれば
パッドＰ１とアナログ電源電圧ＡＶｃｃが入力されるリ
ードとをボンディングワイヤによって電気的に接続す
る。
準値からはずれていれば、パッドＰ１における精度を測
定し、そのパッドＰ１の抵抗値が設計基準値以内である
か否かを判断し、パッドＰ１が設計基準値以内であれば
パッドＰ１とアナログ電源電圧ＡＶｃｃが入力されるリ
ードとをボンディングワイヤによって電気的に接続す
る。
【００４０】それにより、本実施の形態よれば、プロー
ブテストにおいてワイヤボンディングを行うパッドＰ１
〜Ｐ３およびＰ４〜Ｐ６を選択するだけで高精度のトリ
ミングを行うことができ、オフセット精度、フルスケー
ル精度ならびに絶対精度を向上させることができる。
ブテストにおいてワイヤボンディングを行うパッドＰ１
〜Ｐ３およびＰ４〜Ｐ６を選択するだけで高精度のトリ
ミングを行うことができ、オフセット精度、フルスケー
ル精度ならびに絶対精度を向上させることができる。
【００４１】また、本実施の形態では、半導体集積回路
装置に設けられた抵抗分圧方式のＤ／Ａコンバータにお
いて、変換したアナログ電圧を出力する抵抗分圧回路１
に精度トリミング手段ＳＴ１，ＳＴ２を設けたが、抵抗
分圧方式のＡ／Ｄコンバータにおけるデジタル信号を変
換する比較電圧を生成する抵抗分圧回路に精度トリミン
グ手段ＳＴ１，ＳＴ２を設けても良好に高精度のトリミ
ングを行うことができる。
装置に設けられた抵抗分圧方式のＤ／Ａコンバータにお
いて、変換したアナログ電圧を出力する抵抗分圧回路１
に精度トリミング手段ＳＴ１，ＳＴ２を設けたが、抵抗
分圧方式のＡ／Ｄコンバータにおけるデジタル信号を変
換する比較電圧を生成する抵抗分圧回路に精度トリミン
グ手段ＳＴ１，ＳＴ２を設けても良好に高精度のトリミ
ングを行うことができる。
【００４２】この場合、Ａ／Ｄコンバータの抵抗分圧回
路は、図１に示す抵抗分圧回路１と同じ構成でよい。
路は、図１に示す抵抗分圧回路１と同じ構成でよい。
【００４３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４４】たとえば、前記実施の形態においては、抵
抗分圧方式のＤ／Ａ、Ａ／Ｄコンバータについて記載し
たが、図２に示すように、抵抗Ｒ３、２Ｒによって構成
された電流比較方式のＤ／Ａ、Ａ／Ｄコンバータの電流
比較回路２に、抵抗Ｒｐ１，Ｒｐ２ならびにアナログ電
源電圧ＡＶｃｃが供給されるパッドＰ１〜Ｐ３から構成
される精度トリミング手段（第１の精度トリミング手
段）ＳＴ３と抵抗Ｒｐ３，Ｒｐ４ならびにアナロググラ
ンド電位ＡＶｓｓが供給されるパッドＰ４〜Ｐ６から構
成される精度トリミング手段（第２の精度トリミング手
段）ＳＴ４を設けても高精度のトリミングを行うことが
できる。
抗分圧方式のＤ／Ａ、Ａ／Ｄコンバータについて記載し
たが、図２に示すように、抵抗Ｒ３、２Ｒによって構成
された電流比較方式のＤ／Ａ、Ａ／Ｄコンバータの電流
比較回路２に、抵抗Ｒｐ１，Ｒｐ２ならびにアナログ電
源電圧ＡＶｃｃが供給されるパッドＰ１〜Ｐ３から構成
される精度トリミング手段（第１の精度トリミング手
段）ＳＴ３と抵抗Ｒｐ３，Ｒｐ４ならびにアナロググラ
ンド電位ＡＶｓｓが供給されるパッドＰ４〜Ｐ６から構
成される精度トリミング手段（第２の精度トリミング手
段）ＳＴ４を設けても高精度のトリミングを行うことが
できる。
【００４５】さらに、図３に示すように、コンデンサＣ
１〜Ｃ４およびスイッチＳ１〜Ｓ５により構成された電
荷比較方式のＤ／Ａ、Ａ／Ｄコンバータの電荷比較回路
３に、同様に、抵抗Ｒｐ１，Ｒｐ２ならびにアナログ電
源電圧ＡＶｃｃが供給されるパッドＰ１〜Ｐ３から構成
される精度トリミング手段ＳＴ３と抵抗Ｒｐ３，Ｒｐ４
ならびにアナロググランド電位ＡＶｓｓが供給されるパ
ッドＰ４〜Ｐ６から構成される精度トリミング手段ＳＴ
４を設けても高精度のトリミングを行うことができる。
１〜Ｃ４およびスイッチＳ１〜Ｓ５により構成された電
荷比較方式のＤ／Ａ、Ａ／Ｄコンバータの電荷比較回路
３に、同様に、抵抗Ｒｐ１，Ｒｐ２ならびにアナログ電
源電圧ＡＶｃｃが供給されるパッドＰ１〜Ｐ３から構成
される精度トリミング手段ＳＴ３と抵抗Ｒｐ３，Ｒｐ４
ならびにアナロググランド電位ＡＶｓｓが供給されるパ
ッドＰ４〜Ｐ６から構成される精度トリミング手段ＳＴ
４を設けても高精度のトリミングを行うことができる。
【００４６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】（１）本発明によれば、最適な第１の電極
部および第２の電極部を選択するだけで、短時間で容易
にオフセット精度、フルスケール精度および絶対精度を
向上させることができる。
部および第２の電極部を選択するだけで、短時間で容易
にオフセット精度、フルスケール精度および絶対精度を
向上させることができる。
【００４８】（２）また、本発明では、レーザトリミン
グやマスタスライスなどによる調整が不要となり、設計
効率の向上ならびにテストコストの低減を行うことがで
きる。
グやマスタスライスなどによる調整が不要となり、設計
効率の向上ならびにテストコストの低減を行うことがで
きる。
【００４９】（３）さらに、本発明においては、上記
（１),（２）により、高品質の半導体集積回路装置を製
造することができる。
（１),（２）により、高品質の半導体集積回路装置を製
造することができる。
【図１】本発明の一実施の形態による半導体集積回路装
置に設けられた抵抗分圧方式のＤ／Ａコンバータにおけ
る抵抗分圧回路図である。
置に設けられた抵抗分圧方式のＤ／Ａコンバータにおけ
る抵抗分圧回路図である。
【図２】本発明の他の実施の形態による半導体集積回路
装置に設けられた電流比較方式のＤ／Ａコンバータにお
ける電流比較回路図である。
装置に設けられた電流比較方式のＤ／Ａコンバータにお
ける電流比較回路図である。
【図３】本発明の他の実施の形態による半導体集積回路
装置に設けられた電荷比較方式のＤ／Ａコンバータにお
ける電荷比較回路図である。
装置に設けられた電荷比較方式のＤ／Ａコンバータにお
ける電荷比較回路図である。
１ 抵抗分圧回路 ２ 電流比較回路 ３ 電荷比較回路 Ｒ 抵抗（第１の抵抗手段） Ｒ１ 抵抗（第２の抵抗手段） Ｒ２ 抵抗（第３の抵抗手段） Ｒｐ１〜Ｒｐ４ 抵抗（抵抗手段） Ｒ３ 抵抗 ２Ｒ 抵抗 Ｐ１〜Ｐ６ パッド ＳＴ１ 精度トリミング手段（第１の精度トリミング手
段） ＳＴ２ 精度トリミング手段（第２の精度トリミング手
段） ＳＴ３ 精度トリミング手段（第１の精度トリミング手
段） ＳＴ４ 精度トリミング手段（第２の精度トリミング手
段） ＡＶｃｃ アナログ電源電圧 ＡＶｓｓ アナロググランド電位 Ｃ１〜Ｃ４ コンデンサ Ｓ１〜Ｓ５ スイッチ
段） ＳＴ２ 精度トリミング手段（第２の精度トリミング手
段） ＳＴ３ 精度トリミング手段（第１の精度トリミング手
段） ＳＴ４ 精度トリミング手段（第２の精度トリミング手
段） ＡＶｃｃ アナログ電源電圧 ＡＶｓｓ アナロググランド電位 Ｃ１〜Ｃ４ コンデンサ Ｓ１〜Ｓ５ スイッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 抵抗分圧方式によりデジタル信号をアナ
ログ信号に変換またはアナログ信号をデジタル信号に変
換する半導体集積回路装置において、第１ノードと第２ノードとの間に 直列接続された２ n −
２個の第１の抵抗と、 前記第１ノードに接続された第１の精度トリミング手段
と、 前記第２ノードに接続された第２の精度トリミング手段
と、 前記２ n −２個の第１の抵抗の互いの接続部、前記第１
ノード、および前記第２ノードにそれぞれ並列接続され
た複数の選択スイッチとを有し、 前記第１の精度トリミング手段は、各々パッドを含む複
数の第１の電極部を有し、前記複数の第１の電極部のパ
ッドと前記第１ノードとの間の抵抗値は互いに異なる値
であり、 前記第２の精度トリミング手段は、各々パッドを含む複
数の第２の電極部を有し、前記複数の第２の電極部のパ
ッドと前記第２ノードとの間の抵抗値は互いに異なる値
であり、 ワイヤボンディングにより、前記複数の第１の電極部の
うち、いずれか１つにアナログ電源電圧が選択的に供給
され、前記複数の第２の電極部のうち、いずれか１つに
アナロググランド電位が選択的に供給される ことを特徴
とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記第１の精度トリミング手段は、前記複数の第１の電
極部と前記第１ノードとの間に接続された第２の抵抗を
さらに有し、 前記第２の精度トリミング手段は、前記複数の第２の電
極部と前記第２ノードとの間に接続された第３の抵抗を
さらに有し、 前記複数の第１の電極部のパッドのうち、前記第１ノー
ドとの間の抵抗値が前記第１の抵抗の抵抗値と最も近い
パッドが選択され、 前記複数の第２の電極部のパッドのうち、前記第２ノー
ドとの間の抵抗値が前記第１の抵抗の抵抗値と最も近い
パッドが選択されることにより、前記第１、および第２
の精度トリミング手段の抵抗値を調整する ことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19994696A JP3342636B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19994696A JP3342636B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051308A JPH1051308A (ja) | 1998-02-20 |
| JP3342636B2 true JP3342636B2 (ja) | 2002-11-11 |
Family
ID=16416235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19994696A Expired - Fee Related JP3342636B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342636B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3164066B2 (ja) | 1998-07-09 | 2001-05-08 | 日本電気株式会社 | 半導体装置 |
| JP2005017116A (ja) | 2003-06-26 | 2005-01-20 | Sharp Corp | 光学式エンコーダ用受光素子 |
| JP5482221B2 (ja) * | 2010-01-22 | 2014-05-07 | 株式会社リコー | アナログ回路 |
-
1996
- 1996-07-30 JP JP19994696A patent/JP3342636B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1051308A (ja) | 1998-02-20 |
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