JPH10126169A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10126169A JPH10126169A JP8271164A JP27116496A JPH10126169A JP H10126169 A JPH10126169 A JP H10126169A JP 8271164 A JP8271164 A JP 8271164A JP 27116496 A JP27116496 A JP 27116496A JP H10126169 A JPH10126169 A JP H10126169A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Semiconductor Integrated Circuits (AREA)
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 プロービング（探針試験）で一括試験の可能
な、容量結合された増幅回路を有する半導体装置を提供
する。 【解決手段】 差動増幅回路１０の出力ノードＮ１と、
差動増幅回路５０の入力ノードＮ３との間は、並列接続
された結合コンデンサ２１とダイオード２３とを介して
接続されている。テスト時にテストパッド４３にテスト
信号ＴＳが入力されると、スイッチ回路４０はオン状態
になり、バイアス抵抗３５が短絡されて入力ノードＮ３
のバイアス電位が低下する。これにより、ダイオード２
３はオン状態になり、低周波の試験用入力信号ＩＮは差
動増幅回路１０で増幅され、ダイオード２３でバイパス
されて差動増幅回路５０に入力される。差動増幅回路５
０の出力パッド５６に出力される出力信号ＯＵＴを測定
することにより、差動増幅回路１０，５０の総合的な試
験ができる。
な、容量結合された増幅回路を有する半導体装置を提供
する。 【解決手段】 差動増幅回路１０の出力ノードＮ１と、
差動増幅回路５０の入力ノードＮ３との間は、並列接続
された結合コンデンサ２１とダイオード２３とを介して
接続されている。テスト時にテストパッド４３にテスト
信号ＴＳが入力されると、スイッチ回路４０はオン状態
になり、バイアス抵抗３５が短絡されて入力ノードＮ３
のバイアス電位が低下する。これにより、ダイオード２
３はオン状態になり、低周波の試験用入力信号ＩＮは差
動増幅回路１０で増幅され、ダイオード２３でバイパス
されて差動増幅回路５０に入力される。差動増幅回路５
０の出力パッド５６に出力される出力信号ＯＵＴを測定
することにより、差動増幅回路１０，５０の総合的な試
験ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「ＩＣ」という）で構成された多段増幅回路を
有する半導体装置、特に高周波用の容量結合された増幅
回路のテスト機能に関するものである。
（以下、「ＩＣ」という）で構成された多段増幅回路を
有する半導体装置、特に高周波用の容量結合された増幅
回路のテスト機能に関するものである。
【０００２】
【従来の技術】ＩＣの製造過程において、半導体ウエハ
上にＩＣが形成された段階で、不良ＩＣを発見するため
に、このＩＣに設けられたパッドに探針（プローブ）を
接触させ、回路動作を試験するプロービングが行われて
いる。このため、ＩＣには、外部の入出力信号や電源を
接続するためのパッドのほかに、プロービングのための
テスト用パッドが設けられている。図２は、ＩＣで構成
された多段増幅回路を有する従来の半導体装置の概略の
構成図である。この半導体装置は、入力信号ＩＮが印加
されるパッド１を有しており、このパッド１には増幅回
路２の入力側が接続されている。増幅回路２の出力側
は、直流分を遮断するための結合コンデンサ３を介し
て、増幅回路４の入力側に接続されている。増幅回路４
の出力側は、出力信号ＯＵＴを出力するためのパッド５
に接続されている。増幅回路２，４には、それぞれ電源
に接続するためのパッド６，７が共通接続されている。
更に、増幅回路２の出力側には、テスト用のパッド８、
増幅回路４の入力側にはテスト用のパッド９が接続され
ている。
上にＩＣが形成された段階で、不良ＩＣを発見するため
に、このＩＣに設けられたパッドに探針（プローブ）を
接触させ、回路動作を試験するプロービングが行われて
いる。このため、ＩＣには、外部の入出力信号や電源を
接続するためのパッドのほかに、プロービングのための
テスト用パッドが設けられている。図２は、ＩＣで構成
された多段増幅回路を有する従来の半導体装置の概略の
構成図である。この半導体装置は、入力信号ＩＮが印加
されるパッド１を有しており、このパッド１には増幅回
路２の入力側が接続されている。増幅回路２の出力側
は、直流分を遮断するための結合コンデンサ３を介し
て、増幅回路４の入力側に接続されている。増幅回路４
の出力側は、出力信号ＯＵＴを出力するためのパッド５
に接続されている。増幅回路２，４には、それぞれ電源
に接続するためのパッド６，７が共通接続されている。
更に、増幅回路２の出力側には、テスト用のパッド８、
増幅回路４の入力側にはテスト用のパッド９が接続され
ている。
【０００３】プロービングにおいて、図示しない試験装
置から、パッド１，５〜９にそれぞれプローブが接触さ
れる。これらのプローブによって、パッド６，７には、
電源電圧が印加され、パッド１には、入力信号ＩＮが与
えられる。また、パッド５には測定器が接続され、増幅
回路２及び増幅回路４によって増幅されて出力される出
力信号ＯＵＴが測定される。このようなプロービングに
よる測定では、高周波信号による試験には限界があり、
一定周波数以下（例えば、１ＭＨｚ以下）での測定にな
る。しかし、例えば１００ＭＨｚの高周波増幅器用に設
計された半導体装置の場合、このような低い周波数で
は、結合コンデンサ３のインピーダンスが高くなり、増
幅回路２の出力信号が増幅回路４へ正常に入力されなく
なる。このため、増幅回路２の出力側に設けられたパッ
ド８によって、この増幅回路２の出力信号を測定する。
また、増幅回路４には、パッド９から入力信号を与え
て、パッド５に出力される出力信号ＯＵＴを測定する。
このように、増幅回路２，４をそれぞれ別々に試験し
て、半導体装置の試験を行うようにしている。
置から、パッド１，５〜９にそれぞれプローブが接触さ
れる。これらのプローブによって、パッド６，７には、
電源電圧が印加され、パッド１には、入力信号ＩＮが与
えられる。また、パッド５には測定器が接続され、増幅
回路２及び増幅回路４によって増幅されて出力される出
力信号ＯＵＴが測定される。このようなプロービングに
よる測定では、高周波信号による試験には限界があり、
一定周波数以下（例えば、１ＭＨｚ以下）での測定にな
る。しかし、例えば１００ＭＨｚの高周波増幅器用に設
計された半導体装置の場合、このような低い周波数で
は、結合コンデンサ３のインピーダンスが高くなり、増
幅回路２の出力信号が増幅回路４へ正常に入力されなく
なる。このため、増幅回路２の出力側に設けられたパッ
ド８によって、この増幅回路２の出力信号を測定する。
また、増幅回路４には、パッド９から入力信号を与え
て、パッド５に出力される出力信号ＯＵＴを測定する。
このように、増幅回路２，４をそれぞれ別々に試験し
て、半導体装置の試験を行うようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、次の（１），（２）のような課題があ
った。 （１） 結合コンデンサ３で結合された増幅回路２，４
を別々に試験しなければならず、試験に時間がかかる。 （２） 増幅回路２，４毎にテスト用のパッド８，９を
設けなければならず、ＩＣの所要面積が大きくなる。 本発明は、前記従来技術が持っていた課題を解決し、試
験が簡単で、かつテスト用のパッド数を削減できる半導
体装置を提供するものである。
半導体装置では、次の（１），（２）のような課題があ
った。 （１） 結合コンデンサ３で結合された増幅回路２，４
を別々に試験しなければならず、試験に時間がかかる。 （２） 増幅回路２，４毎にテスト用のパッド８，９を
設けなければならず、ＩＣの所要面積が大きくなる。 本発明は、前記従来技術が持っていた課題を解決し、試
験が簡単で、かつテスト用のパッド数を削減できる半導
体装置を提供するものである。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、本発明のうちの第１の発明は、半導体装置におい
て、入力端子及び出力端子を有する第１及び第２の増幅
回路と、前記第１の増幅回路の出力端子と前記第２の増
幅回路の入力端子との間に接続され、該第１の増幅回路
の出力信号のうちの直流成分を遮断して交流成分のみを
出力する直流遮断手段と、前記直流遮断手段に並列に接
続され、制御信号に応じて該直流遮断手段を短絡するス
イッチ手段とを有している。第２の発明は、半導体装置
において、第１の増幅回路と、前記第１の増幅回路の出
力信号のうちの直流成分を遮断して交流成分のみを中間
ノードへ出力する直流遮断手段と、前記直流遮断手段に
並列に接続され、テスト時に与えられるテスト信号によ
りオン状態となって前記第１の増幅回路の出力信号を前
記中間ノードへバイパスするスイッチ手段と、前記中間
ノードより入力信号を受ける第２の増幅回路とを有して
いる。
め、本発明のうちの第１の発明は、半導体装置におい
て、入力端子及び出力端子を有する第１及び第２の増幅
回路と、前記第１の増幅回路の出力端子と前記第２の増
幅回路の入力端子との間に接続され、該第１の増幅回路
の出力信号のうちの直流成分を遮断して交流成分のみを
出力する直流遮断手段と、前記直流遮断手段に並列に接
続され、制御信号に応じて該直流遮断手段を短絡するス
イッチ手段とを有している。第２の発明は、半導体装置
において、第１の増幅回路と、前記第１の増幅回路の出
力信号のうちの直流成分を遮断して交流成分のみを中間
ノードへ出力する直流遮断手段と、前記直流遮断手段に
並列に接続され、テスト時に与えられるテスト信号によ
りオン状態となって前記第１の増幅回路の出力信号を前
記中間ノードへバイパスするスイッチ手段と、前記中間
ノードより入力信号を受ける第２の増幅回路とを有して
いる。
【０００６】第３の発明は、半導体装置において、電源
電位が印加され、アナログ信号を増幅して出力する第１
の増幅回路と、前記第１の増幅回路の出力信号のうちの
直流成分を遮断して交流成分のみを出力する結合コンデ
ンサと、前記電源電位が印加され、前記結合コンデンサ
の出力信号を増幅して出力する第２の増幅回路と、前記
電源電位を分圧する第１と第２の抵抗値を有し、該第１
の抵抗値の時には第１のバイアス電位を、該第２の抵抗
値の時には該第１のバイアス電位よりも高い第２のバイ
アス電位を、前記第２の増幅回路の入力側に与えるバイ
アス抵抗と、前記第１及び第２の増幅回路のテスト時に
テスト信号が入力されるパッドと、スイッチ回路と、ダ
イオードとを有している。前記スイッチ回路は、前記パ
ッドに接続され、前記テスト時には前記テスト信号によ
りオン状態になって、前記バイアス抵抗を前記第１の抵
抗値に設定し、非テスト時にはオフ状態になって該バイ
アス抵抗を前記第２の抵抗値に設定するものである。ま
た、前記ダイオードは、前記結合コンデンサに並列に接
続され、前記第２の増幅回路の入力側が前記第１のバイ
アス電位の時にはオン状態になって前記第１の増幅回路
の出力信号を該第２の増幅回路の入力側にバイパスし、
該第２の増幅回路の入力側が前記第２のバイアス電位の
時にはオフ状態になる回路素子である。
電位が印加され、アナログ信号を増幅して出力する第１
の増幅回路と、前記第１の増幅回路の出力信号のうちの
直流成分を遮断して交流成分のみを出力する結合コンデ
ンサと、前記電源電位が印加され、前記結合コンデンサ
の出力信号を増幅して出力する第２の増幅回路と、前記
電源電位を分圧する第１と第２の抵抗値を有し、該第１
の抵抗値の時には第１のバイアス電位を、該第２の抵抗
値の時には該第１のバイアス電位よりも高い第２のバイ
アス電位を、前記第２の増幅回路の入力側に与えるバイ
アス抵抗と、前記第１及び第２の増幅回路のテスト時に
テスト信号が入力されるパッドと、スイッチ回路と、ダ
イオードとを有している。前記スイッチ回路は、前記パ
ッドに接続され、前記テスト時には前記テスト信号によ
りオン状態になって、前記バイアス抵抗を前記第１の抵
抗値に設定し、非テスト時にはオフ状態になって該バイ
アス抵抗を前記第２の抵抗値に設定するものである。ま
た、前記ダイオードは、前記結合コンデンサに並列に接
続され、前記第２の増幅回路の入力側が前記第１のバイ
アス電位の時にはオン状態になって前記第１の増幅回路
の出力信号を該第２の増幅回路の入力側にバイパスし、
該第２の増幅回路の入力側が前記第２のバイアス電位の
時にはオフ状態になる回路素子である。
【０００７】第４の発明は、半導体装置において、電源
電位が印加され、アナログ信号を増幅して出力する第１
の増幅回路と、前記第１の増幅回路の出力信号のうちの
直流成分を遮断して交流成分のみを出力する結合コンデ
ンサと、前記電源電位が印加され、前記結合コンデンサ
の出力信号を増幅して出力する第２の増幅回路と、前記
第１の増幅回路に印加される電源電位を降圧する第１と
第２の抵抗値を有し、該第１の抵抗値の時には該第１の
増幅回路の出力電位を第１の出力電位に、該第２の抵抗
値の時には該第１の増幅回路の出力電位を該第１の出力
電位よりも低い第２の出力電位に変える負荷抵抗と、前
記第１及び第２の増幅回路のテスト時にテスト信号が入
力されるパッドと、スイッチ回路と、ダイオードとを有
している。前記スイッチ回路は、前記パッドに接続さ
れ、前記テスト時には前記テスト信号によりオン状態に
なって、前記負荷抵抗を前記第１の抵抗値に設定し、非
テスト時にはオフ状態になって該負荷抵抗を前記第２の
抵抗値に設定するものである。また、前記ダイオード
は、前記結合コンデンサに並列に接続され、前記第１の
増幅回路の出力側が前記第１の出力電位の時にはオン状
態になって該第１の増幅回路の出力信号を前記第２の増
幅回路の入力側にバイパスし、該第１の増幅回路の出力
側が前記第２の出力電位の時にはオフ状態になる回路素
子である。
電位が印加され、アナログ信号を増幅して出力する第１
の増幅回路と、前記第１の増幅回路の出力信号のうちの
直流成分を遮断して交流成分のみを出力する結合コンデ
ンサと、前記電源電位が印加され、前記結合コンデンサ
の出力信号を増幅して出力する第２の増幅回路と、前記
第１の増幅回路に印加される電源電位を降圧する第１と
第２の抵抗値を有し、該第１の抵抗値の時には該第１の
増幅回路の出力電位を第１の出力電位に、該第２の抵抗
値の時には該第１の増幅回路の出力電位を該第１の出力
電位よりも低い第２の出力電位に変える負荷抵抗と、前
記第１及び第２の増幅回路のテスト時にテスト信号が入
力されるパッドと、スイッチ回路と、ダイオードとを有
している。前記スイッチ回路は、前記パッドに接続さ
れ、前記テスト時には前記テスト信号によりオン状態に
なって、前記負荷抵抗を前記第１の抵抗値に設定し、非
テスト時にはオフ状態になって該負荷抵抗を前記第２の
抵抗値に設定するものである。また、前記ダイオード
は、前記結合コンデンサに並列に接続され、前記第１の
増幅回路の出力側が前記第１の出力電位の時にはオン状
態になって該第１の増幅回路の出力信号を前記第２の増
幅回路の入力側にバイパスし、該第１の増幅回路の出力
側が前記第２の出力電位の時にはオフ状態になる回路素
子である。
【０００８】第１の発明によれば、以上のように半導体
装置を構成したので、次のような作用が行われる。第１
の増幅回路の出力信号のうちの交流成分のみが直流遮断
手段を介して第２の増幅回路の入力側に与えられる。ま
た、例えばテスト時に、スイッチ手段に制御信号が与え
られると、このスイッチ手段が短絡して、第１の増幅回
路の出力信号はすべて第２の増幅回路の入力側にバイパ
スされる。第２の発明によれば、次のような作用が行わ
れる。テスト時にスイッチ手段にテスト信号が与えられ
ると、このスイッチ手段がオン状態になって、第１の増
幅回路の出力信号はすべて第２の増幅回路の入力側にバ
イパスされる。非テスト時には、スイッチ手段はオフ状
態になり、第１の増幅回路の出力信号のうちの交流成分
のみが直流遮断手段を介して第２の増幅回路の入力側に
与えられる。
装置を構成したので、次のような作用が行われる。第１
の増幅回路の出力信号のうちの交流成分のみが直流遮断
手段を介して第２の増幅回路の入力側に与えられる。ま
た、例えばテスト時に、スイッチ手段に制御信号が与え
られると、このスイッチ手段が短絡して、第１の増幅回
路の出力信号はすべて第２の増幅回路の入力側にバイパ
スされる。第２の発明によれば、次のような作用が行わ
れる。テスト時にスイッチ手段にテスト信号が与えられ
ると、このスイッチ手段がオン状態になって、第１の増
幅回路の出力信号はすべて第２の増幅回路の入力側にバ
イパスされる。非テスト時には、スイッチ手段はオフ状
態になり、第１の増幅回路の出力信号のうちの交流成分
のみが直流遮断手段を介して第２の増幅回路の入力側に
与えられる。
【０００９】第３の発明によれば、次のような作用が行
われる。テスト時にパッドからテスト信号が入力される
と、スイッチ回路はオン状態になり、バイアス抵抗は第
１の抵抗値に設定される。これにより、第２の増幅回路
の入力側には第１のバイアス電位が与えられ、この第１
のバイアス電位によって、ダイオードはオン状態にな
り、第１の増幅回路の出力信号はすべて第２の増幅回路
の入力側にバイパスされる。非テスト時には、スイッチ
回路はオフ状態になり、バイアス抵抗は第２の抵抗値に
設定される。これにより、第２の増幅回路の入力側には
第１のバイアス電位よりも高い第２のバイアス電位が与
えられ、この第２のバイアス電位によって、ダイオード
はオフ状態になる。そして、第１の増幅回路の出力信号
のうちの交流成分のみが結合コンデンサを介して第２の
増幅回路の入力側に与えられる。
われる。テスト時にパッドからテスト信号が入力される
と、スイッチ回路はオン状態になり、バイアス抵抗は第
１の抵抗値に設定される。これにより、第２の増幅回路
の入力側には第１のバイアス電位が与えられ、この第１
のバイアス電位によって、ダイオードはオン状態にな
り、第１の増幅回路の出力信号はすべて第２の増幅回路
の入力側にバイパスされる。非テスト時には、スイッチ
回路はオフ状態になり、バイアス抵抗は第２の抵抗値に
設定される。これにより、第２の増幅回路の入力側には
第１のバイアス電位よりも高い第２のバイアス電位が与
えられ、この第２のバイアス電位によって、ダイオード
はオフ状態になる。そして、第１の増幅回路の出力信号
のうちの交流成分のみが結合コンデンサを介して第２の
増幅回路の入力側に与えられる。
【００１０】第４の発明によれば、次のような作用が行
われる。テスト時にパッドからテスト信号が入力される
と、スイッチ回路はオン状態になり、負荷抵抗は第１の
抵抗値に設定される。これにより、第１の増幅回路の出
力側には第１の出力電位が与えられ、この第１の出力電
位によって、ダイオードはオン状態になり、第１の増幅
回路の出力信号はすべて第２の増幅回路の入力側にバイ
パスされる。非テスト時には、スイッチ回路はオフ状態
になり、負荷抵抗は第２の抵抗値に設定される。これに
より、第１の増幅回路の出力側には第１の出力電位より
も低い第２の出力電位が与えられ、この第２の出力電位
によって、ダイオードはオフ状態になる。そして、第１
の増幅回路の出力信号のうちの交流成分のみが結合コン
デンサを介して第２の増幅回路の入力側に与えられる。
われる。テスト時にパッドからテスト信号が入力される
と、スイッチ回路はオン状態になり、負荷抵抗は第１の
抵抗値に設定される。これにより、第１の増幅回路の出
力側には第１の出力電位が与えられ、この第１の出力電
位によって、ダイオードはオン状態になり、第１の増幅
回路の出力信号はすべて第２の増幅回路の入力側にバイ
パスされる。非テスト時には、スイッチ回路はオフ状態
になり、負荷抵抗は第２の抵抗値に設定される。これに
より、第１の増幅回路の出力側には第１の出力電位より
も低い第２の出力電位が与えられ、この第２の出力電位
によって、ダイオードはオフ状態になる。そして、第１
の増幅回路の出力信号のうちの交流成分のみが結合コン
デンサを介して第２の増幅回路の入力側に与えられる。
【００１１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すもので、高周波
用の容量結合された増幅回路を有する半導体装置の回路
図である。この半導体装置は、半導体基板上にアナログ
ＩＣで形成されており、第１の増幅回路（例えば、差動
増幅回路）１０を有している。差動増幅回路１０は、ト
ランジスタ１１，１２，１６，１７、負荷抵抗１３，１
４，１８，１９、及び定電流源１５で構成されている。
トランジスタ１１のベースは、入力信号ＩＮが入力され
る入力パッド１１ａに接続され、トランジスタ１２のベ
ースは、図示しない基準電圧源に接続され、基準電圧Ｖ
ref が与えられている。トランジスタ１１，１２のコレ
クタは、それぞれ負荷抵抗１３，１４を介して電源電位
ＶＣＣに接続されている。また、トランジスタ１１，１
２のエミッタは共通接続され、定電流源１５を介して接
地電位ＧＮＤに接続されている。トランジスタ１１，１
２のコレクタは、それぞれバッファ用のトランジスタ１
６，１７のベースに接続されている。トランジスタ１
６，１７のコレクタは、電源電位ＶＣＣに接続されてい
る。また、トランジスタ１６，１７のエミッタは、それ
ぞれ負荷抵抗１８，１９を介して接地電位ＧＮＤに接続
されるとともに、これらのエミッタは、差動増幅回路１
０の出力信号を出力する出力ノードＮ１，Ｎ２に、それ
ぞれ接続されている。
用の容量結合された増幅回路を有する半導体装置の回路
図である。この半導体装置は、半導体基板上にアナログ
ＩＣで形成されており、第１の増幅回路（例えば、差動
増幅回路）１０を有している。差動増幅回路１０は、ト
ランジスタ１１，１２，１６，１７、負荷抵抗１３，１
４，１８，１９、及び定電流源１５で構成されている。
トランジスタ１１のベースは、入力信号ＩＮが入力され
る入力パッド１１ａに接続され、トランジスタ１２のベ
ースは、図示しない基準電圧源に接続され、基準電圧Ｖ
ref が与えられている。トランジスタ１１，１２のコレ
クタは、それぞれ負荷抵抗１３，１４を介して電源電位
ＶＣＣに接続されている。また、トランジスタ１１，１
２のエミッタは共通接続され、定電流源１５を介して接
地電位ＧＮＤに接続されている。トランジスタ１１，１
２のコレクタは、それぞれバッファ用のトランジスタ１
６，１７のベースに接続されている。トランジスタ１
６，１７のコレクタは、電源電位ＶＣＣに接続されてい
る。また、トランジスタ１６，１７のエミッタは、それ
ぞれ負荷抵抗１８，１９を介して接地電位ＧＮＤに接続
されるとともに、これらのエミッタは、差動増幅回路１
０の出力信号を出力する出力ノードＮ１，Ｎ２に、それ
ぞれ接続されている。
【００１２】出力ノードＮ１，Ｎ２には、それぞれ直流
遮断手段（例えば、結合コンデンサ）２１，２２の一端
が接続され、これらの結合コンデンサ２１，２２の他端
は、それぞれ入力ノードＮ３，Ｎ４に接続されている。
更に、出力ノードＮ１，Ｎ２には、それぞれスイッチ手
段（例えば、ダイオード）２３，２４の陽極が接続さ
れ、これらのダイオード２３，２４の陰極は、それぞれ
入力ノードＮ３，Ｎ４に接続されている。入力ノードＮ
３，Ｎ４は、それぞれバイアス抵抗３１，３２を通して
電源電位ＶＣＣに接続されるとともに、それぞれバイア
ス抵抗３３，３４を通して制御ノードＮ５に接続されて
いる。制御ノードＮ５と接地電位ＧＮＤの間には、バイ
アス抵抗３５とスイッチ回路４０とが並列に接続されて
いる。
遮断手段（例えば、結合コンデンサ）２１，２２の一端
が接続され、これらの結合コンデンサ２１，２２の他端
は、それぞれ入力ノードＮ３，Ｎ４に接続されている。
更に、出力ノードＮ１，Ｎ２には、それぞれスイッチ手
段（例えば、ダイオード）２３，２４の陽極が接続さ
れ、これらのダイオード２３，２４の陰極は、それぞれ
入力ノードＮ３，Ｎ４に接続されている。入力ノードＮ
３，Ｎ４は、それぞれバイアス抵抗３１，３２を通して
電源電位ＶＣＣに接続されるとともに、それぞれバイア
ス抵抗３３，３４を通して制御ノードＮ５に接続されて
いる。制御ノードＮ５と接地電位ＧＮＤの間には、バイ
アス抵抗３５とスイッチ回路４０とが並列に接続されて
いる。
【００１３】スイッチ回路４０は、トランジスタ４１
と、このトランジスタ４１のベースとエミッタとの間に
接続された抵抗４２とで構成されている。トランジスタ
４１のコレクタが制御ノードＮ５に接続され、エミッタ
が接地電位ＧＮＤに接続されている。また、トランジス
タ４１のベースは、テスト信号ＴＳが与えられるテスト
パッド４３に接続されている。入力ノードＮ３，Ｎ４に
は、第２の増幅回路（例えば、差動増幅回路）５０が接
続されている。差動増幅回路５０は、トランジスタ５
１，５２、負荷抵抗５３，５４、及び定電流源５５で構
成されており、このトランジスタ５１，５２のベースが
入力ノードＮ３，Ｎ４に接続されている。トランジスタ
５１，５２のコレクタはそれぞれ負荷抵抗５３，５４を
介して電源電位ＶＣＣに接続され、エミッタは共通接続
されて定電流源５５を介して接地電位ＧＮＤに接続され
ている。そして、トランジスタ５１のコレクタには、出
力信号ＯＵＴを出力するための出力パッド５６が接続さ
れている。
と、このトランジスタ４１のベースとエミッタとの間に
接続された抵抗４２とで構成されている。トランジスタ
４１のコレクタが制御ノードＮ５に接続され、エミッタ
が接地電位ＧＮＤに接続されている。また、トランジス
タ４１のベースは、テスト信号ＴＳが与えられるテスト
パッド４３に接続されている。入力ノードＮ３，Ｎ４に
は、第２の増幅回路（例えば、差動増幅回路）５０が接
続されている。差動増幅回路５０は、トランジスタ５
１，５２、負荷抵抗５３，５４、及び定電流源５５で構
成されており、このトランジスタ５１，５２のベースが
入力ノードＮ３，Ｎ４に接続されている。トランジスタ
５１，５２のコレクタはそれぞれ負荷抵抗５３，５４を
介して電源電位ＶＣＣに接続され、エミッタは共通接続
されて定電流源５５を介して接地電位ＧＮＤに接続され
ている。そして、トランジスタ５１のコレクタには、出
力信号ＯＵＴを出力するための出力パッド５６が接続さ
れている。
【００１４】次に、このように構成された半導体装置
の、（Ｉ）プロービングによるテスト時の動作と、（I
I）パッケージに組み立てられた時の通常の動作につい
て説明する。 （Ｉ）テスト時の動作 ここで、図１の半導体装置の回路定数は次のように設定
されているものとする。 定電流源１５の電流Ｉ15＝０．４［ｍＡ］ 負荷抵抗１３，１４の抵抗値Ｒ13＝Ｒ14＝２［ｋΩ］ バイアス抵抗３１，３２の抵抗値Ｒ31＝Ｒ32＝３［ｋ
Ω］ バイアス抵抗３３，３４の抵抗値Ｒ33＝Ｒ34＝２［ｋ
Ω］ バイアス抵抗３５の抵抗値Ｒ35＝６［ｋΩ］ トランジスタ１６，１７のベース・エミッタ電圧ＶBE＝
０．８［Ｖ］ 図１の半導体装置の入力パッド１１ａ、テストパッド４
３、出力パッド５６、及び図示しない電源用のパッド
に、図示しない試験装置のプローブを接触させ、電源用
のパッドに電源電位ＶＣＣの５［Ｖ］の直流電圧を供給
する。また、入力パッド１１ａに所定の直流レベルに、
例えば１［ＭＨｚ］の交流信号が重畳された入力信号Ｉ
Ｎを印加する。更に、テストパッド４３には、電源電位
ＶＣＣに等しいテスト信号ＴＳを印加する。
の、（Ｉ）プロービングによるテスト時の動作と、（I
I）パッケージに組み立てられた時の通常の動作につい
て説明する。 （Ｉ）テスト時の動作 ここで、図１の半導体装置の回路定数は次のように設定
されているものとする。 定電流源１５の電流Ｉ15＝０．４［ｍＡ］ 負荷抵抗１３，１４の抵抗値Ｒ13＝Ｒ14＝２［ｋΩ］ バイアス抵抗３１，３２の抵抗値Ｒ31＝Ｒ32＝３［ｋ
Ω］ バイアス抵抗３３，３４の抵抗値Ｒ33＝Ｒ34＝２［ｋ
Ω］ バイアス抵抗３５の抵抗値Ｒ35＝６［ｋΩ］ トランジスタ１６，１７のベース・エミッタ電圧ＶBE＝
０．８［Ｖ］ 図１の半導体装置の入力パッド１１ａ、テストパッド４
３、出力パッド５６、及び図示しない電源用のパッド
に、図示しない試験装置のプローブを接触させ、電源用
のパッドに電源電位ＶＣＣの５［Ｖ］の直流電圧を供給
する。また、入力パッド１１ａに所定の直流レベルに、
例えば１［ＭＨｚ］の交流信号が重畳された入力信号Ｉ
Ｎを印加する。更に、テストパッド４３には、電源電位
ＶＣＣに等しいテスト信号ＴＳを印加する。
【００１５】これにより、例えば、トランジスタ１１，
１２には、直流的にバランスが取れた電流、即ち、それ
ぞれＩ15／２＝０．２［ｍＡ］が流れ、出力ノードＮ
１，Ｎ２の平均電位ＶN1，ＶN2は、次の（１）式のよう
になる。 ＶN1＝ＶN2＝ＶＣＣ−Ｒ14×Ｉ15／２−ＶBE ＝５−２×０．２−０．８＝３．８［Ｖ］ ・・・（１） 一方、入力ノードＮ３，Ｎ４のバイアス電位ＶN3，ＶN4
は、仮にダイオード２３，２４が接続されていないと考
えた場合、トランジスタ４１がオン状態になっているの
で、それぞれ次の（２）式のようになる。 ＶN3＝ＶN4＝ＶＣＣ×Ｒ33／（Ｒ31＋Ｒ33）＝２［Ｖ］・・・（２） 従って、出力ノードＮ１と入力ノードＮ３の電位差Ｖ
N13 、及び出力ノードＮ２と入力ノードＮ４の電位差Ｖ
N24 は、次の（３）式のようになる。 ＶN13 ＝ＶN24 ＝ＶN2−ＶN4＝３．８−２＝１．８［Ｖ］・・（３） （３）式の値は、ダイオード２３，２４をオン状態にす
るための順方向電流を流すのに十分な電位差であり、入
力ノードＮ１及び出力ノードＮ３の間と、入力ノードＮ
２及び出力ノードＮ４の間は、それぞれオン状態になっ
たダイオード２３，２４によって、直流的に接続され
る。
１２には、直流的にバランスが取れた電流、即ち、それ
ぞれＩ15／２＝０．２［ｍＡ］が流れ、出力ノードＮ
１，Ｎ２の平均電位ＶN1，ＶN2は、次の（１）式のよう
になる。 ＶN1＝ＶN2＝ＶＣＣ−Ｒ14×Ｉ15／２−ＶBE ＝５−２×０．２−０．８＝３．８［Ｖ］ ・・・（１） 一方、入力ノードＮ３，Ｎ４のバイアス電位ＶN3，ＶN4
は、仮にダイオード２３，２４が接続されていないと考
えた場合、トランジスタ４１がオン状態になっているの
で、それぞれ次の（２）式のようになる。 ＶN3＝ＶN4＝ＶＣＣ×Ｒ33／（Ｒ31＋Ｒ33）＝２［Ｖ］・・・（２） 従って、出力ノードＮ１と入力ノードＮ３の電位差Ｖ
N13 、及び出力ノードＮ２と入力ノードＮ４の電位差Ｖ
N24 は、次の（３）式のようになる。 ＶN13 ＝ＶN24 ＝ＶN2−ＶN4＝３．８−２＝１．８［Ｖ］・・（３） （３）式の値は、ダイオード２３，２４をオン状態にす
るための順方向電流を流すのに十分な電位差であり、入
力ノードＮ１及び出力ノードＮ３の間と、入力ノードＮ
２及び出力ノードＮ４の間は、それぞれオン状態になっ
たダイオード２３，２４によって、直流的に接続され
る。
【００１６】これにより、１ＭＨｚの入力信号ＩＮは増
幅回路１０で増幅され、ダイオード２３，２４によって
結合コンデンサ２１，２２をバイパスして、差動増幅回
路５０に与えられ、この差動増幅回路５０で更に増幅さ
れて出力パッド５６に出力信号ＯＵＴとして出力され
る。出力パッド５６に接触したプローブで出力信号ＯＵ
Ｔを取り出し、図示しない測定器で、この出力信号ＯＵ
Ｔの波形等を測定することにより、半導体装置の動作を
確認する。このように、テスト信号をテストパッド４３
に入力することにより、ダイオード２３，２４がオン状
態になるので、所定の動作点に対して若干の動作点のず
れが生ずるが、縦続接続された差動増幅回路１０，５０
の概略の動作試験をすることが可能になる。これによ
り、プロービングによる試験のための所要時間及び手数
が半減するという利点がある。更に、差動増幅回路１
０，５０を個別に試験する場合に比べて試験用のパッド
を削減することができるので、ＩＣの面積を小さくでき
るという利点がある。
幅回路１０で増幅され、ダイオード２３，２４によって
結合コンデンサ２１，２２をバイパスして、差動増幅回
路５０に与えられ、この差動増幅回路５０で更に増幅さ
れて出力パッド５６に出力信号ＯＵＴとして出力され
る。出力パッド５６に接触したプローブで出力信号ＯＵ
Ｔを取り出し、図示しない測定器で、この出力信号ＯＵ
Ｔの波形等を測定することにより、半導体装置の動作を
確認する。このように、テスト信号をテストパッド４３
に入力することにより、ダイオード２３，２４がオン状
態になるので、所定の動作点に対して若干の動作点のず
れが生ずるが、縦続接続された差動増幅回路１０，５０
の概略の動作試験をすることが可能になる。これによ
り、プロービングによる試験のための所要時間及び手数
が半減するという利点がある。更に、差動増幅回路１
０，５０を個別に試験する場合に比べて試験用のパッド
を削減することができるので、ＩＣの面積を小さくでき
るという利点がある。
【００１７】（II）通常の動作 プロービングによる動作試験に合格したＩＣは、半導体
ウエハから個々のＩＣチップに切断されて、ケースにマ
ウントされる。更に、チップ上の電源パッドや入出力パ
ッドとケースのピンとの間がワイヤでボンディングされ
た後、ケースにキャップが溶着密封されてＩＣパッケー
ジが完成する。このボンディング工程において、テスト
パッド４３はケースのピンに接続されずに放置される。
従って、ＩＣパッケージとして完成した図１の半導体装
置の通常動作時には、トランジスタ４１のベース電位は
抵抗４２を介して接地電位ＧＮＤになっているので、こ
のトランジスタ４１はオフ状態となる。このため、入力
ノードＮ３，Ｎ４のバイアス電位ＶN3，ＶN4は、それぞ
れ次の（４）式のようになる。 ＶN3＝ＶN4＝ＶＣＣ×（Ｒ33＋Ｒ35）／（Ｒ31＋Ｒ33＋Ｒ35） ＝３．６３［Ｖ］ ・・・（４） 一方、出力ノードＮ１，Ｎ２の平均電位ＶN1，ＶN2は、
（１）式で示されるように、３．８［Ｖ］となってい
る。従って、出力ノードＮ１と入力ノードＮ３の電位差
ＶN13 、及び出力ノードＮ２と入力ノードＮ４の電位差
ＶN24 は、次の（５）式のようになる。 ＶN13 ＝ＶN24 ＝ＶN2−ＶN4＝３．８−３．６３ ＝０．１７［Ｖ］ ・・・（５） このため、ダイオード２３，２４はオフ状態になり、例
えば１００［ＭＨｚ］の高周波信号は結合コンデンサ２
１，２２を通して差動増幅回路１０から差動増幅回路５
０へ伝達される。これにより、差動増幅回路１０，５０
は、ダイオード２３，２４に影響されずに、所定の動作
点で動作することが可能になる。
ウエハから個々のＩＣチップに切断されて、ケースにマ
ウントされる。更に、チップ上の電源パッドや入出力パ
ッドとケースのピンとの間がワイヤでボンディングされ
た後、ケースにキャップが溶着密封されてＩＣパッケー
ジが完成する。このボンディング工程において、テスト
パッド４３はケースのピンに接続されずに放置される。
従って、ＩＣパッケージとして完成した図１の半導体装
置の通常動作時には、トランジスタ４１のベース電位は
抵抗４２を介して接地電位ＧＮＤになっているので、こ
のトランジスタ４１はオフ状態となる。このため、入力
ノードＮ３，Ｎ４のバイアス電位ＶN3，ＶN4は、それぞ
れ次の（４）式のようになる。 ＶN3＝ＶN4＝ＶＣＣ×（Ｒ33＋Ｒ35）／（Ｒ31＋Ｒ33＋Ｒ35） ＝３．６３［Ｖ］ ・・・（４） 一方、出力ノードＮ１，Ｎ２の平均電位ＶN1，ＶN2は、
（１）式で示されるように、３．８［Ｖ］となってい
る。従って、出力ノードＮ１と入力ノードＮ３の電位差
ＶN13 、及び出力ノードＮ２と入力ノードＮ４の電位差
ＶN24 は、次の（５）式のようになる。 ＶN13 ＝ＶN24 ＝ＶN2−ＶN4＝３．８−３．６３ ＝０．１７［Ｖ］ ・・・（５） このため、ダイオード２３，２４はオフ状態になり、例
えば１００［ＭＨｚ］の高周波信号は結合コンデンサ２
１，２２を通して差動増幅回路１０から差動増幅回路５
０へ伝達される。これにより、差動増幅回路１０，５０
は、ダイオード２３，２４に影響されずに、所定の動作
点で動作することが可能になる。
【００１８】第２の実施形態 図３は、本発明の第２の実施形態を示すもので、高周波
用の容量結合された増幅回路を有する半導体装置の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この第２の実施形態の半導体装置は、図
１と同様に半導体基板上にアナログＩＣで形成されてい
るが、図１の半導体装置と、次の（ｉ）〜（iii)の点が
相違している。 （ｉ） 差動増幅回路１０に代えて、これと異なる構成
の差動増幅回路１０Ａを設けている。差動増幅回路１０
Ａは、トランジスタ１１，１２の負荷抵抗１３，１４を
制御ノードＮ６に接続し、この制御ノードＮ６を共通の
負荷抵抗２０を介して電源電位ＶＣＣに接続した構成に
なっている。 （ii） 負荷抵抗２０と並列に、スイッチ回路４０Ａを
接続している。このスイッチ回路４０Ａは、負荷抵抗２
０の両端にトランジスタ４１ａのコレクタとエミッタを
接続し、更にこのトランジスタ４１ａのベースとエミッ
タ間に抵抗４２ａを接続した回路である。トランジスタ
４１ａのベースは、テストパッド４３に接続されてい
る。
用の容量結合された増幅回路を有する半導体装置の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この第２の実施形態の半導体装置は、図
１と同様に半導体基板上にアナログＩＣで形成されてい
るが、図１の半導体装置と、次の（ｉ）〜（iii)の点が
相違している。 （ｉ） 差動増幅回路１０に代えて、これと異なる構成
の差動増幅回路１０Ａを設けている。差動増幅回路１０
Ａは、トランジスタ１１，１２の負荷抵抗１３，１４を
制御ノードＮ６に接続し、この制御ノードＮ６を共通の
負荷抵抗２０を介して電源電位ＶＣＣに接続した構成に
なっている。 （ii） 負荷抵抗２０と並列に、スイッチ回路４０Ａを
接続している。このスイッチ回路４０Ａは、負荷抵抗２
０の両端にトランジスタ４１ａのコレクタとエミッタを
接続し、更にこのトランジスタ４１ａのベースとエミッ
タ間に抵抗４２ａを接続した回路である。トランジスタ
４１ａのベースは、テストパッド４３に接続されてい
る。
【００１９】（iii) 図１のスイッチ回路４０及び抵抗
３５を削除するとともに、制御ノードＮ５を接地電位Ｇ
ＮＤに接続している。 このように構成された図３の半導体装置において、プロ
ービングによるテスト時の動作は、次のようになる。テ
ストパッド４３に電源電位ＶＣＣと同じ電位のテスト信
号ＴＳが与えられる。これにより、トランジスタ４１ａ
はオン状態になり、負荷抵抗２０はこのトランジスタ４
１ａによって短絡されて、制御ノードＮ６の電位は、電
源電位ＶＣＣにほぼ等しい電位まで上昇する。制御ノー
ドＮ６の電位の上昇により、トランジスタ１１，１２の
コレクタの電位も上昇する。トランジスタ１１，１２の
コレクタの電位の上昇により、トランジスタ１６，１７
のベースの電位が上昇し、これにより、差動増幅回路１
０Ａの出力ノードＮ１，Ｎ２の出力電位が上昇する。出
力ノードＮ１，Ｎ２の出力電位の上昇により、ダイオー
ド２３，２４には順方向電圧が印加され、これらのダイ
オード２３，２４はオン状態になり、差動増幅回路１０
ａで増幅された入力信号ＩＮはこれらのダイオード２
３，２４によって結合コンデンサ２１，２２をバイパス
して差動増幅回路５０に入力される。
３５を削除するとともに、制御ノードＮ５を接地電位Ｇ
ＮＤに接続している。 このように構成された図３の半導体装置において、プロ
ービングによるテスト時の動作は、次のようになる。テ
ストパッド４３に電源電位ＶＣＣと同じ電位のテスト信
号ＴＳが与えられる。これにより、トランジスタ４１ａ
はオン状態になり、負荷抵抗２０はこのトランジスタ４
１ａによって短絡されて、制御ノードＮ６の電位は、電
源電位ＶＣＣにほぼ等しい電位まで上昇する。制御ノー
ドＮ６の電位の上昇により、トランジスタ１１，１２の
コレクタの電位も上昇する。トランジスタ１１，１２の
コレクタの電位の上昇により、トランジスタ１６，１７
のベースの電位が上昇し、これにより、差動増幅回路１
０Ａの出力ノードＮ１，Ｎ２の出力電位が上昇する。出
力ノードＮ１，Ｎ２の出力電位の上昇により、ダイオー
ド２３，２４には順方向電圧が印加され、これらのダイ
オード２３，２４はオン状態になり、差動増幅回路１０
ａで増幅された入力信号ＩＮはこれらのダイオード２
３，２４によって結合コンデンサ２１，２２をバイパス
して差動増幅回路５０に入力される。
【００２０】このように、図３の半導体装置は、第１の
実施形態を示す図１の半導体装置と同様に、テスト信号
ＴＳをテストパッド４３に入力することにより、ダイオ
ード２３，２４がオン状態になるような負荷抵抗１３，
１４，２０の抵抗値を設定しておくことにより、所定の
動作点に対して若干の動作点のずれが生ずるが、縦続接
続された差動増幅回路１０Ａ，５０の概略の動作試験を
することが可能になる。また、ＩＣパッケージとして完
成した図３の半導体装置の通常動作時には、テストパッ
ド４３にはテスト信号ＴＳが印加されないので、スイッ
チ回路４０Ａはオフ状態となり、制御ノードＮ６は負荷
抵抗２０を介して電源電位ＶＣＣに接続される。これに
より、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出
力電位は低下し、ダイオード２３，２４はオフ状態とな
る。このため、例えば、１００［ＭＨｚ］の高周波信号
は結合コンデンサ２１，２２を通して差動増幅回路１０
Ａから差動増幅回路５０へ伝達される。このように、図
３の半導体装置は、第１の実施形態と回路構成は異なる
が、同様の利点がある。従って、ＩＣの配置配線設計に
おいて、いずれの回路構成も選択することができるの
で、ＩＣ設計上の融通性を増すことができる。
実施形態を示す図１の半導体装置と同様に、テスト信号
ＴＳをテストパッド４３に入力することにより、ダイオ
ード２３，２４がオン状態になるような負荷抵抗１３，
１４，２０の抵抗値を設定しておくことにより、所定の
動作点に対して若干の動作点のずれが生ずるが、縦続接
続された差動増幅回路１０Ａ，５０の概略の動作試験を
することが可能になる。また、ＩＣパッケージとして完
成した図３の半導体装置の通常動作時には、テストパッ
ド４３にはテスト信号ＴＳが印加されないので、スイッ
チ回路４０Ａはオフ状態となり、制御ノードＮ６は負荷
抵抗２０を介して電源電位ＶＣＣに接続される。これに
より、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出
力電位は低下し、ダイオード２３，２４はオフ状態とな
る。このため、例えば、１００［ＭＨｚ］の高周波信号
は結合コンデンサ２１，２２を通して差動増幅回路１０
Ａから差動増幅回路５０へ伝達される。このように、図
３の半導体装置は、第１の実施形態と回路構成は異なる
が、同様の利点がある。従って、ＩＣの配置配線設計に
おいて、いずれの回路構成も選択することができるの
で、ＩＣ設計上の融通性を増すことができる。
【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図１及び図３では、差動増幅回路１０，５０を
用いているが、どの様な型の増幅回路に対しても適用可
能である。 （ｂ） 増幅回路の段数は２段に限らず、３段以上の構
成でも同様に適用可能である。 （ｃ） 図１のスイッチ回路４０は、接地電位ＧＮＤ側
に設けているが、電源電位ＶＣＣ側に設けることも可能
である。例えば、入力ノードＮ３，Ｎ４側のバイアス電
位が出力ノードＮ１，Ｎ２側の出力電位よりも低い場合
には、ダイオード２３，２４の極性を逆に接続するとと
もに、電源ＶＣＣ側にスイッチ回路４０を設けて、テス
ト時に入力ノードＮ３，Ｎ４側のバイアス電位を高くす
る。これにより、図１と同様の効果が得られる。 （ｄ） スイッチ手段として、ダイオード２３，２４を
用いているが、例えばトランジスタのように、テスト信
号ＴＳによってオン／オフ動作を行うスイッチング素子
を用いて構成することも可能である。 （ｅ） 高周波用の増幅回路を有する半導体装置につい
て説明したが、プロービングに使用する試験装置の試験
信号の周波数が特に低い場合は、低周波用の半導体装置
に対して適用することも可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図１及び図３では、差動増幅回路１０，５０を
用いているが、どの様な型の増幅回路に対しても適用可
能である。 （ｂ） 増幅回路の段数は２段に限らず、３段以上の構
成でも同様に適用可能である。 （ｃ） 図１のスイッチ回路４０は、接地電位ＧＮＤ側
に設けているが、電源電位ＶＣＣ側に設けることも可能
である。例えば、入力ノードＮ３，Ｎ４側のバイアス電
位が出力ノードＮ１，Ｎ２側の出力電位よりも低い場合
には、ダイオード２３，２４の極性を逆に接続するとと
もに、電源ＶＣＣ側にスイッチ回路４０を設けて、テス
ト時に入力ノードＮ３，Ｎ４側のバイアス電位を高くす
る。これにより、図１と同様の効果が得られる。 （ｄ） スイッチ手段として、ダイオード２３，２４を
用いているが、例えばトランジスタのように、テスト信
号ＴＳによってオン／オフ動作を行うスイッチング素子
を用いて構成することも可能である。 （ｅ） 高周波用の増幅回路を有する半導体装置につい
て説明したが、プロービングに使用する試験装置の試験
信号の周波数が特に低い場合は、低周波用の半導体装置
に対して適用することも可能である。
【００２２】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、テスト時にはオン状態になり、非テ
スト時にはオフ状態になるスイッチ手段を直流遮断手段
に並列に接続したので、テスト時には、直流成分を含む
低周波信号を使用して、第１及び第２の増幅回路の総合
的な動作試験をすることができる。第３の発明によれ
ば、第１及び第２の増幅回路を接続する結合コンデンサ
に並列に接続されたダイオードと、この第２の増幅回路
にバイアス電位を与えるバイアス抵抗の抵抗値を切替え
るスイッチ回路とを設けている。これにより、テスト時
にダイオードがオン状態になるようなバイアス電位を与
えることにより、第１の発明と同様の動作試験をするこ
とができる。第４の発明によれば、第１及び第２の増幅
回路を接続する結合コンデンサに並列に接続されたダイ
オードと、この第１の増幅回路の出力電位を定める負荷
抵抗の抵抗値を切替えるスイッチ回路とを設けている。
これにより、テスト時にダイオードがオン状態になるよ
うな出力電位を与えることにより、第１の発明と同様の
動作試験をすることができる。また、第１〜第４の発明
によれば、半導体装置の動作試験を一括して行うことが
できるので、テスト時間が短縮できるとともに、テスト
用のパッドを削減することができる。
２の発明によれば、テスト時にはオン状態になり、非テ
スト時にはオフ状態になるスイッチ手段を直流遮断手段
に並列に接続したので、テスト時には、直流成分を含む
低周波信号を使用して、第１及び第２の増幅回路の総合
的な動作試験をすることができる。第３の発明によれ
ば、第１及び第２の増幅回路を接続する結合コンデンサ
に並列に接続されたダイオードと、この第２の増幅回路
にバイアス電位を与えるバイアス抵抗の抵抗値を切替え
るスイッチ回路とを設けている。これにより、テスト時
にダイオードがオン状態になるようなバイアス電位を与
えることにより、第１の発明と同様の動作試験をするこ
とができる。第４の発明によれば、第１及び第２の増幅
回路を接続する結合コンデンサに並列に接続されたダイ
オードと、この第１の増幅回路の出力電位を定める負荷
抵抗の抵抗値を切替えるスイッチ回路とを設けている。
これにより、テスト時にダイオードがオン状態になるよ
うな出力電位を与えることにより、第１の発明と同様の
動作試験をすることができる。また、第１〜第４の発明
によれば、半導体装置の動作試験を一括して行うことが
できるので、テスト時間が短縮できるとともに、テスト
用のパッドを削減することができる。
【図１】本発明の第１の実施形態を示す半導体装置の回
路図である。
路図である。
【図２】従来の半導体装置の構成図である。
【図３】本発明の第２の実施形態を示す半導体装置の回
路図である。
路図である。
１０，１０Ａ，５０
差動増幅回路 １１，１２，１６，１７，４１，４１ａ，５１，５２
トランジスタ １１ａ
入力パッド １３，１４，１８，１９，２０，５３，５４
負荷抵抗 １５，５５
定電流源 ４２，４２ａ
抵抗 ２１，２２
結合コンデンサ ２３，２４
ダイオード ３１，３２，３３，３４，３５
バイアス抵抗 ４０，４０Ａ
スイッチ回路 ４３
テストパッド ５６
出力パッド
差動増幅回路 １１，１２，１６，１７，４１，４１ａ，５１，５２
トランジスタ １１ａ
入力パッド １３，１４，１８，１９，２０，５３，５４
負荷抵抗 １５，５５
定電流源 ４２，４２ａ
抵抗 ２１，２２
結合コンデンサ ２３，２４
ダイオード ３１，３２，３３，３４，３５
バイアス抵抗 ４０，４０Ａ
スイッチ回路 ４３
テストパッド ５６
出力パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 3/45
Claims (4)
- 【請求項１】 入力端子及び出力端子を有する第１及び
第２の増幅回路と、 前記第１の増幅回路の出力端子と前記第２の増幅回路の
入力端子との間に接続され、該第１の増幅回路の出力信
号のうちの直流成分を遮断して交流成分のみを出力する
直流遮断手段と、 前記直流遮断手段に並列に接続され、制御信号に応じて
該直流遮断手段を短絡するスイッチ手段とを、 有することを特徴とする半導体装置。 - 【請求項２】 第１の増幅回路と、 前記第１の増幅回路の出力信号のうちの直流成分を遮断
して交流成分のみを中間ノードへ出力する直流遮断手段
と、 前記直流遮断手段に並列に接続され、テスト時に与えら
れるテスト信号によりオン状態となって前記第１の増幅
回路の出力信号を前記中間ノードへバイパスするスイッ
チ手段と、 前記中間ノードより入力信号を受ける第２の増幅回路と
を、 有することを特徴とする半導体装置。 - 【請求項３】 電源電位が印加され、アナログ信号を増
幅して出力する第１の増幅回路と、 前記第１の増幅回路の出力信号のうちの直流成分を遮断
して交流成分のみを出力する結合コンデンサと、 前記電源電位が印加され、前記結合コンデンサの出力信
号を増幅して出力する第２の増幅回路と、 前記電源電位を分圧する第１と第２の抵抗値を有し、該
第１の抵抗値の時には第１のバイアス電位を、該第２の
抵抗値の時には該第１のバイアス電位よりも高い第２の
バイアス電位を、前記第２の増幅回路の入力側に与える
バイアス抵抗と、 前記第１及び第２の増幅回路のテスト時にテスト信号が
入力されるパッドと、 前記パッドに接続され、前記テスト時には前記テスト信
号によりオン状態になって前記バイアス抵抗を前記第１
の抵抗値に設定し、非テスト時にはオフ状態になって該
バイアス抵抗を前記第２の抵抗値に設定するスイッチ回
路と、 前記結合コンデンサに並列に接続され、前記第２の増幅
回路の入力側が前記第１のバイアス電位の時にはオン状
態になって、前記第１の増幅回路の出力信号を該第２の
増幅回路の入力側にバイパスし、該第２の増幅回路の入
力側が前記第２のバイアス電位の時にはオフ状態になる
ダイオードとを、 有することを特徴とする半導体装置。 - 【請求項４】 電源電位が印加され、アナログ信号を増
幅して出力する第１の増幅回路と、 前記第１の増幅回路の出力信号のうちの直流成分を遮断
して交流成分のみを出力する結合コンデンサと、 前記電源電位が印加され、前記結合コンデンサの出力信
号を増幅して出力する第２の増幅回路と、 前記第１の増幅回路に印加される電源電位を降圧する第
１と第２の抵抗値を有し、該第１の抵抗値の時には該第
１の増幅回路の出力電位を第１の出力電位に、該第２の
抵抗値の時には該第１の増幅回路の出力電位を該第１の
出力電位よりも低い第２の出力電位に変える負荷抵抗
と、 前記第１及び第２の増幅回路のテスト時にテスト信号が
入力されるパッドと、前記パッドに接続され、前記テス
ト時には前記テスト信号によりオン状態になって前記負
荷抵抗を前記第１の抵抗値に設定し、非テスト時にはオ
フ状態になって該負荷抵抗を前記第２の抵抗値に設定す
るスイッチ回路と、 前記結合コンデンサに並列に接続され、前記第１の増幅
回路の出力側が前記第１の出力電位の時にはオン状態に
なって、該第１の増幅回路の出力信号を前記第２の増幅
回路の入力側にバイパスし、該第１の増幅回路の出力側
が前記第２の出力電位の時にはオフ状態になるダイオー
ドとを、 有することを特徴とする半導体装置。
Priority Applications (7)
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|---|---|---|---|
| JP27116496A JP3611690B2 (ja) | 1996-10-14 | 1996-10-14 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037457A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | 増幅回路 |
| KR100784889B1 (ko) | 2005-11-29 | 2007-12-11 | 주식회사 하이닉스반도체 | 프로빙 패드 제어 장치 및 방법 |
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|---|---|---|---|---|
| US6380804B1 (en) * | 2000-06-08 | 2002-04-30 | Mitsubishi Electric & Electronics U.S.A. | Method and apparatus for switching stages of a multistage amplifier quickly between operational modes |
| EP1441439A1 (en) * | 2003-01-23 | 2004-07-28 | Infineon Technologies AG | Analogue amplifier with multiplexing capability |
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| US4086432A (en) * | 1975-12-17 | 1978-04-25 | The Post Office | Switching circuit useful in telephone conference systems |
-
1996
- 1996-10-14 JP JP27116496A patent/JP3611690B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-30 TW TW086114184A patent/TW356620B/zh active
- 1997-10-07 EP EP97117338A patent/EP0836273B1/en not_active Expired - Lifetime
- 1997-10-07 KR KR1019970051437A patent/KR100370932B1/ko not_active IP Right Cessation
- 1997-10-07 DE DE69710014T patent/DE69710014T2/de not_active Expired - Fee Related
- 1997-10-08 US US08/947,354 patent/US6064256A/en not_active Expired - Fee Related
- 1997-10-14 CN CN97121138A patent/CN1107375C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003037457A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | 増幅回路 |
| KR100784889B1 (ko) | 2005-11-29 | 2007-12-11 | 주식회사 하이닉스반도체 | 프로빙 패드 제어 장치 및 방법 |
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