JP2924910B2 - 差動増幅器のオフセット・トリム回路 - Google Patents
差動増幅器のオフセット・トリム回路Info
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45766—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using balancing means
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Description
【発明の詳細な説明】 （技術分野） 本発明は、一般には線形増幅器に関し、更に詳細には
集積回路差動増幅器の性能の改善に関する。
集積回路差動増幅器の性能の改善に関する。
（背景技術） 差動増幅器は電子技術において周知であり、集積回路
（IC）パッケージとして市販され入手可能である。典型
的パッケージは８個の出力ピンを有し、そのうちの２個
が入力用、１個が出力用、２個が電力接続用、２個がオ
フセット電圧ヌル（零にする）用、そして１個が回路に
接続されていない偶数のピンを供給するために含まれて
いる。
（IC）パッケージとして市販され入手可能である。典型
的パッケージは８個の出力ピンを有し、そのうちの２個
が入力用、１個が出力用、２個が電力接続用、２個がオ
フセット電圧ヌル（零にする）用、そして１個が回路に
接続されていない偶数のピンを供給するために含まれて
いる。
入力ピンに加えられる信号間の差は出力ピンに増幅さ
れて現われる。理想的には、出力ピンの信号は入力ピン
の信号の変化に応答して瞬時に変化するであろう。しか
し、増幅器全体の複数の構成要素はそれらに関連のキャ
パシタンスを有する。構成要素にかかる電圧が変化する
と、電流が流れてそれらのキャパシタンスを充電又は放
電させなければならない。従って、入力の変化に応答し
て出力が変化できる速度は、キャパシタンス及び流れる
電流量とによって制限される。
れて現われる。理想的には、出力ピンの信号は入力ピン
の信号の変化に応答して瞬時に変化するであろう。しか
し、増幅器全体の複数の構成要素はそれらに関連のキャ
パシタンスを有する。構成要素にかかる電圧が変化する
と、電流が流れてそれらのキャパシタンスを充電又は放
電させなければならない。従って、入力の変化に応答し
て出力が変化できる速度は、キャパシタンス及び流れる
電流量とによって制限される。
入力の変化に応答して出力が変化できる最大速度は
「スルーレート」と呼ばれる。多くの適用例において高
いスルーレートが望ましい。特に、差動増幅器が入力信
号の速い変化に応答しなければならない場合、高いスル
ーレートが非常に重要である。この理由により、差動増
幅器はスルーレートによって特性づけられることが多
い。
「スルーレート」と呼ばれる。多くの適用例において高
いスルーレートが望ましい。特に、差動増幅器が入力信
号の速い変化に応答しなければならない場合、高いスル
ーレートが非常に重要である。この理由により、差動増
幅器はスルーレートによって特性づけられることが多
い。
差動増幅器の別の特性は、オフセット電圧である。理
想的には、入力信号が加えられないとき、両方の入力ピ
ンは同じ電圧にある（即ち、入力ピン間の差は零）。し
かし、差動増幅器の構成要素の組立てにおける変動によ
り、入力電圧の完全な一致は妨げられる。もしオフセッ
ト電圧が補正されなければ、不正確な出力信号となる可
能性がある。
想的には、入力信号が加えられないとき、両方の入力ピ
ンは同じ電圧にある（即ち、入力ピン間の差は零）。し
かし、差動増幅器の構成要素の組立てにおける変動によ
り、入力電圧の完全な一致は妨げられる。もしオフセッ
ト電圧が補正されなければ、不正確な出力信号となる可
能性がある。
ヌル・ピンは入力電圧を整合させるのに使用すること
ができる。増幅器をある回路に使用するとき、それらの
ヌル・ピンの間に可変抵抗を接続することができる。そ
の可変抵抗の中間タップは電圧に接続される。抵抗を適
切に調整するとオフセット電圧が低下、即ちオフセット
電圧が「ヌル」になる。
ができる。増幅器をある回路に使用するとき、それらの
ヌル・ピンの間に可変抵抗を接続することができる。そ
の可変抵抗の中間タップは電圧に接続される。抵抗を適
切に調整するとオフセット電圧が低下、即ちオフセット
電圧が「ヌル」になる。
外部抵抗を使用してオフセット電圧をヌルにする１つ
の欠点は、差動増幅器のユーザに不便であるということ
である。例えば、差動増幅器を使用するエレクトロニク
ス製造者の大量生産製品は各増幅器をヌルにする余裕が
ないことが多い。従って、製造されるとき各増幅器をヌ
ルにすることが望ましいであう。
の欠点は、差動増幅器のユーザに不便であるということ
である。例えば、差動増幅器を使用するエレクトロニク
ス製造者の大量生産製品は各増幅器をヌルにする余裕が
ないことが多い。従って、製造されるとき各増幅器をヌ
ルにすることが望ましいであう。
（発明の要約） 本発明の目的はスルーレートを強化した差動増幅器を
提供することである。
提供することである。
本発明の他の目的は差動増幅器のオフセット電圧をヌ
ルにする改善された手段を提供することである。
ルにする改善された手段を提供することである。
本発明の前述及び他の目的は、第１及び第２リードを
介して電流ミラーに接続される差動入力段を有する差動
増幅器において達成される。入力信号に応答するスルー
レート強化回路は、入力電圧が正の閾値を超えるとき電
流ミラーの第１リードに電流を注入し、入力電圧が負の
閾値より低下したとき電圧ミラーの第２リードに電流を
注入する。スルーレート強化回路は、また、入力信号が
正の閾値を超えるとき増幅器の利得段に電流を注入す
る。スルーレート強化回路からの注入電流は回路を充電
及び放電する付加電流を供給し、それによってスルーレ
ートを改善する。
介して電流ミラーに接続される差動入力段を有する差動
増幅器において達成される。入力信号に応答するスルー
レート強化回路は、入力電圧が正の閾値を超えるとき電
流ミラーの第１リードに電流を注入し、入力電圧が負の
閾値より低下したとき電圧ミラーの第２リードに電流を
注入する。スルーレート強化回路は、また、入力信号が
正の閾値を超えるとき増幅器の利得段に電流を注入す
る。スルーレート強化回路からの注入電流は回路を充電
及び放電する付加電流を供給し、それによってスルーレ
ートを改善する。
本発明の別の特徴によれば、オフセット・トリム回路
が電流ミラーの第１及び第２リードに、オフセット電圧
を減少させるように選択された量の電流を注入する。オ
フセット・トリム回路はテスト・パッドに接続された第
１組のダイオードを有し、テスト・パッドは該パッドに
接続される試験装置によって永久的に短絡することがで
きる。オフセット・トリム回路はICパッケージのピンに
分離部品を介して接続される第２組のダイオードを有す
る。第２組のダイオードのうちの選択されたものはパッ
ケージ・ピンに接続された試験装置によって永久的に短
絡することができる。
が電流ミラーの第１及び第２リードに、オフセット電圧
を減少させるように選択された量の電流を注入する。オ
フセット・トリム回路はテスト・パッドに接続された第
１組のダイオードを有し、テスト・パッドは該パッドに
接続される試験装置によって永久的に短絡することがで
きる。オフセット・トリム回路はICパッケージのピンに
分離部品を介して接続される第２組のダイオードを有す
る。第２組のダイオードのうちの選択されたものはパッ
ケージ・ピンに接続された試験装置によって永久的に短
絡することができる。
（実施例の説明） 第１図は、本発明に従って構成された差動増幅器のブ
ロック図を示す。入力信号は端子Vin+及びVin-に加えら
れる。回路は差動増幅器を示しているので、入力電圧
（Vin）は端子Vin+とVin-との間の差である。出力は端
子Voに生じる。簡明にするため、電力接続、オフセット
電圧のヌルのための外部抵抗接続用ピン、及び他の差動
増幅器の標準的構成要素は明確には示していない。
ロック図を示す。入力信号は端子Vin+及びVin-に加えら
れる。回路は差動増幅器を示しているので、入力電圧
（Vin）は端子Vin+とVin-との間の差である。出力は端
子Voに生じる。簡明にするため、電力接続、オフセット
電圧のヌルのための外部抵抗接続用ピン、及び他の差動
増幅器の標準的構成要素は明確には示していない。
動作において、端子Vin+及びVin-に入力信号が加えら
れていないとき、入力段20からのリード34及び36の電流
は理想的には等しい。信号が端子Vin+及びVin-に加えら
れると、入力段20はリード34及び36の電流を入力電圧に
比例して変化させる。
れていないとき、入力段20からのリード34及び36の電流
は理想的には等しい。信号が端子Vin+及びVin-に加えら
れると、入力段20はリード34及び36の電流を入力電圧に
比例して変化させる。
電流ミラー22は入力リード10及び12に流れる電流を等
しく保つように作用する。入力電圧が端子Vin+及びVin-
に加えられ、リード34及び36に等しくない電流を発生す
るとき、リード38に流れる電流がリード10及び12から電
流ミラー22に流れる電流を等しくする。例えば、もしV
in+（ここでは、端子Vin+及びVin-の電圧を単にVin+及
びVin-という）がVin-より大きいと、リード36に流れる
電圧はリード34の電流を超えることになる。リード10及
び12に流れる電流を等しくするため、付加的電流がリー
ド38に流れる。ここで、リード38の電流は入力端子Vin+
及びVin-に加えられる電圧の差に比例することは容易に
理解することができる。
しく保つように作用する。入力電圧が端子Vin+及びVin-
に加えられ、リード34及び36に等しくない電流を発生す
るとき、リード38に流れる電流がリード10及び12から電
流ミラー22に流れる電流を等しくする。例えば、もしV
in+（ここでは、端子Vin+及びVin-の電圧を単にVin+及
びVin-という）がVin-より大きいと、リード36に流れる
電圧はリード34の電流を超えることになる。リード10及
び12に流れる電流を等しくするため、付加的電流がリー
ド38に流れる。ここで、リード38の電流は入力端子Vin+
及びVin-に加えられる電圧の差に比例することは容易に
理解することができる。
リード38に流れる電流は利得段24への入力となる。こ
こで、利得段24は既知の差動増幅器に含まれるような増
幅段である。利得段24は次にこれも既知の構成のバッフ
ァ段28に接続され、このバッファ段は端子Voに出力信号
を供給する。
こで、利得段24は既知の差動増幅器に含まれるような増
幅段である。利得段24は次にこれも既知の構成のバッフ
ァ段28に接続され、このバッファ段は端子Voに出力信号
を供給する。
第１図に示す増幅器のスルーレートは各種構成要素に
関連するキャパシタンスによって制限される。特に利得
段24及びバッファ段28のキャパシタンスがスルーレート
の低下のかなりの要因になる。図示する目的のため、こ
れらのキャパシタンスはイマジナリ（架空の）コンデン
サ26A及び26Bによって表わされる。従って、差動増幅器
のスルーレートは、入力の変化に応答してコンデンサ26
A及び26Bを充電又は放電する電流をいかに速く供給でき
るかによって制限されることになる。
関連するキャパシタンスによって制限される。特に利得
段24及びバッファ段28のキャパシタンスがスルーレート
の低下のかなりの要因になる。図示する目的のため、こ
れらのキャパシタンスはイマジナリ（架空の）コンデン
サ26A及び26Bによって表わされる。従って、差動増幅器
のスルーレートは、入力の変化に応答してコンデンサ26
A及び26Bを充電又は放電する電流をいかに速く供給でき
るかによって制限されることになる。
スルーレート強化回路30は、比較的大きな入力変化に
応答して、コンデンサ26A及び26Bを充電又は放電させる
付加電流を供給するように動作する。Vin+がVin-を閾値
量Vpだけ超えると、スルーレート強化回路30はリード42
及び14に電流を供給し、コンデンサ26A及び26Bを充電さ
せる。リード42の電流は、電流ミラー22がリード12への
電流の流れを阻止するので、リード38に流れ、コンデン
サ26Aを充電する。Vin-がVin+を閾値Vpだけ超えると、
スルーレート強化回路30はリード40に電流を供給する。
リード40の電流の増加はリード10の電流を増加させる。
電流ミラー22はリード10及び12の電流を等しくするよう
に動作する。リード12の電流の増加により、電流はコン
デンサ26Aからリード38を介して電流ミラーにリード12
を介して流れる。Vin-がVin+を超えるとコンデンサ26B
を放電させる経路がない。それは、コンデンサ26Bは充
電よりも非常に速く放電するからである。
応答して、コンデンサ26A及び26Bを充電又は放電させる
付加電流を供給するように動作する。Vin+がVin-を閾値
量Vpだけ超えると、スルーレート強化回路30はリード42
及び14に電流を供給し、コンデンサ26A及び26Bを充電さ
せる。リード42の電流は、電流ミラー22がリード12への
電流の流れを阻止するので、リード38に流れ、コンデン
サ26Aを充電する。Vin-がVin+を閾値Vpだけ超えると、
スルーレート強化回路30はリード40に電流を供給する。
リード40の電流の増加はリード10の電流を増加させる。
電流ミラー22はリード10及び12の電流を等しくするよう
に動作する。リード12の電流の増加により、電流はコン
デンサ26Aからリード38を介して電流ミラーにリード12
を介して流れる。Vin-がVin+を超えるとコンデンサ26B
を放電させる経路がない。それは、コンデンサ26Bは充
電よりも非常に速く放電するからである。
第１図の差動増幅器は、また、オフセット電圧のヌル
を可能にする。入力段20を構成するのに使用される部品
がすべて同じ電流−電圧特性を有するならば、リード34
及び36の等しい電流は端子Vin+及びVin-における等しい
電圧となるであろう。しかし、電流−電圧特性はデバイ
スが同一ICウエハ上に組立てられたとしても、デバイス
毎に相当の変動が生じ得る。オフセット・トリム回路32
は、それらのデバイスの差の影響を最小にするように調
節することができる。
を可能にする。入力段20を構成するのに使用される部品
がすべて同じ電流−電圧特性を有するならば、リード34
及び36の等しい電流は端子Vin+及びVin-における等しい
電圧となるであろう。しかし、電流−電圧特性はデバイ
スが同一ICウエハ上に組立てられたとしても、デバイス
毎に相当の変動が生じ得る。オフセット・トリム回路32
は、それらのデバイスの差の影響を最小にするように調
節することができる。
オフセット・トリム回路32は、後述する態様でリード
44又は46に電流を出力する。リード12を流れる電流をリ
ード10を流れる電流に等しく維持する電流ミラー22の動
作によって、リード44の増加した電流がリード36を流れ
る電流を増加させることは容易に理解することができ
る。それとは逆に、リード46の電流はリード36の電流を
減少させる。リード34及び36の電流の差は、入力段20の
デバイスの電流−電圧特性の差を補償して、端子Vin+及
びVin-の電圧を等しくする。このようにして、リード44
及び46の電流は入力端子のオフセットをヌルにする。IC
差動増幅器の製造中、オフセット・トリム回路32はリー
ド44及び46に所望の電流を発生するように設定される。
44又は46に電流を出力する。リード12を流れる電流をリ
ード10を流れる電流に等しく維持する電流ミラー22の動
作によって、リード44の増加した電流がリード36を流れ
る電流を増加させることは容易に理解することができ
る。それとは逆に、リード46の電流はリード36の電流を
減少させる。リード34及び36の電流の差は、入力段20の
デバイスの電流−電圧特性の差を補償して、端子Vin+及
びVin-の電圧を等しくする。このようにして、リード44
及び46の電流は入力端子のオフセットをヌルにする。IC
差動増幅器の製造中、オフセット・トリム回路32はリー
ド44及び46に所望の電流を発生するように設定される。
次に、第２図を参照すると、入力段20の更に詳細が示
される。端子Vin+は電界効果トランジスタ（FET）Q1及
びQ3のゲートに接続される。端子Vin-はFETQ4及びQ5の
ゲートに接続される。定電流源I1A，I1B及びI2は既知の
方法を使用してディスクリート部品から組立てられる。
ここで、定電流源I1A及びI1Bは、１ミリアンペアの10分
の2,3程度の等しい電流量を供給するように設計され
る。定電流源I2はI1A又はI1Bの電流の４倍を供給するよ
うに設計される。それらの電流源は正電源＋Ｖ及び負電
源−Ｖへの接続によって電力が供給される。
される。端子Vin+は電界効果トランジスタ（FET）Q1及
びQ3のゲートに接続される。端子Vin-はFETQ4及びQ5の
ゲートに接続される。定電流源I1A，I1B及びI2は既知の
方法を使用してディスクリート部品から組立てられる。
ここで、定電流源I1A及びI1Bは、１ミリアンペアの10分
の2,3程度の等しい電流量を供給するように設計され
る。定電流源I2はI1A又はI1Bの電流の４倍を供給するよ
うに設計される。それらの電流源は正電源＋Ｖ及び負電
源−Ｖへの接続によって電力が供給される。
FETQ3及びQ5を流れる電流は、夫々定電流源I1A及びI
1Bの電流に等しい。従って、リード36への電流の和は、
常に一定でI1A＋I1Bに等しい（ここで、定電流源を流れ
る電流は定電流源の符号と同じ符号が用いられてい
る）。リード34の電流はFETQ1を流れる電流に等しい。
端子Vin+又はVin-に加えられる電圧がないときは、FETQ
1を流れる電流はFETQ4を流れる電流と理想的には等し
い。ここで、FETQ1を流れる電流は、I1A＋I1Bに等しくI
2の半分であることは容易に理解することができる。従
って、リード34の電流は、Vin+がVin-に等しいとき、リ
ード36の電流に等しい。トランジスタの小信号モデルに
よれば、Vin+がVin-を超えると、Vin+とVin-との差に比
例してI2が分割し、FETQ4よりもFETQ1により多くの電流
が流れる。こうして、リード34の電流はリード36の電流
を超える。これとは逆に、Vin-がVin+を超えると、FETQ
4を流れる電流はFETQ1を流れる電流を超え、リード36の
電流はリード34の電流を超える。従って、第２図の回路
は前述した入力段20として機能することがわかる。
1Bの電流に等しい。従って、リード36への電流の和は、
常に一定でI1A＋I1Bに等しい（ここで、定電流源を流れ
る電流は定電流源の符号と同じ符号が用いられてい
る）。リード34の電流はFETQ1を流れる電流に等しい。
端子Vin+又はVin-に加えられる電圧がないときは、FETQ
1を流れる電流はFETQ4を流れる電流と理想的には等し
い。ここで、FETQ1を流れる電流は、I1A＋I1Bに等しくI
2の半分であることは容易に理解することができる。従
って、リード34の電流は、Vin+がVin-に等しいとき、リ
ード36の電流に等しい。トランジスタの小信号モデルに
よれば、Vin+がVin-を超えると、Vin+とVin-との差に比
例してI2が分割し、FETQ4よりもFETQ1により多くの電流
が流れる。こうして、リード34の電流はリード36の電流
を超える。これとは逆に、Vin-がVin+を超えると、FETQ
4を流れる電流はFETQ1を流れる電流を超え、リード36の
電流はリード34の電流を超える。従って、第２図の回路
は前述した入力段20として機能することがわかる。
次に第３図を参照すると、電流ミラー22の詳細が示さ
れる。この回路は既知の技術を使用してバイポーラ接合
トランジスタ（BJT）から構成される。ここで、BJTQ32
及びQ35のベースは一緒に接続され、従って同一電圧に
ある。それらのエミッタは負電源−Ｖに同じ抵抗値を有
する抵抗R8及びR11を介して接続される。ここで、BJTQ
32及びQ35が実質上等しい電圧−電流特性を有するなら
ば、BJTQ32及びQ35を流れる電流は等しくなることは容
易に理解することができる。リード10の電流が増加する
と、BJTQ33のベース電流は増加し、BJTQ32及びQ35のベ
ース電圧及びベース電流を増加させる。従って、リード
10の電流の増加はリード12の電流の増加によって「ミラ
ー」される。このようにして、第３図の回路は前述の電
流ミラー22の機能を達成する。
れる。この回路は既知の技術を使用してバイポーラ接合
トランジスタ（BJT）から構成される。ここで、BJTQ32
及びQ35のベースは一緒に接続され、従って同一電圧に
ある。それらのエミッタは負電源−Ｖに同じ抵抗値を有
する抵抗R8及びR11を介して接続される。ここで、BJTQ
32及びQ35が実質上等しい電圧−電流特性を有するなら
ば、BJTQ32及びQ35を流れる電流は等しくなることは容
易に理解することができる。リード10の電流が増加する
と、BJTQ33のベース電流は増加し、BJTQ32及びQ35のベ
ース電圧及びベース電流を増加させる。従って、リード
10の電流の増加はリード12の電流の増加によって「ミラ
ー」される。このようにして、第３図の回路は前述の電
流ミラー22の機能を達成する。
第４図はスルーレート強化回路30の更に詳細を示す。
FETQ6及びQ7は、Vin-及びVin+が閾値Vp以下のとき、電
流がリード40及び42に流れるのを阻止するスイッチとし
て考えることができる。周知の如く、FETは、ゲート・
ソース電圧が閾値Vpに等しいピンチオフ電圧以下である
とき、電流を流さない。このように、スルーレート強化
回路30は、入力がVp以下のとき差動増幅器の残りの部分
には何ら影響を与えない。
FETQ6及びQ7は、Vin-及びVin+が閾値Vp以下のとき、電
流がリード40及び42に流れるのを阻止するスイッチとし
て考えることができる。周知の如く、FETは、ゲート・
ソース電圧が閾値Vpに等しいピンチオフ電圧以下である
とき、電流を流さない。このように、スルーレート強化
回路30は、入力がVp以下のとき差動増幅器の残りの部分
には何ら影響を与えない。
FETQx2及び定電流源I3Aはソース・フォロア増幅器を
形成し、Vin-をBJTQ53のベースに加えられるときのバッ
ファを行なうことは容易に理解することができる。同様
に、FETQx1及び定電流源I3BはBJTQ29のベースに加えら
れるVin+のバッファを行なう。定電流源I3A及びI3Bは同
じ電流量0.2mA程度を供給する。
形成し、Vin-をBJTQ53のベースに加えられるときのバッ
ファを行なうことは容易に理解することができる。同様
に、FETQx1及び定電流源I3BはBJTQ29のベースに加えら
れるVin+のバッファを行なう。定電流源I3A及びI3Bは同
じ電流量0.2mA程度を供給する。
FETQx1及びQx2はソース・フォロアとして作用するの
で、Vin+及びVin-はBJTQ53及びQ29のベースに加えられ
る。抵抗R2を流れる電流は次の式で計算することができ
る。
で、Vin+及びVin-はBJTQ53及びQ29のベースに加えられ
る。抵抗R2を流れる電流は次の式で計算することができ
る。
（Vin+＋VGSX1−VBE29-（Vin-＋VGS6））／R2Vin／R2
式（１） ここで、 VGSX1＝FETQx1のゲート・ソース電圧 VBE29＝BJTQ29のベース・エミッタ電圧 VGS6＝FETQ6のゲート・ソース電圧 Vin＝Vin+＋Vin- このように、抵抗R2を流れる電流はVinに比例する。
式（１） ここで、 VGSX1＝FETQx1のゲート・ソース電圧 VBE29＝BJTQ29のベース・エミッタ電圧 VGS6＝FETQ6のゲート・ソース電圧 Vin＝Vin+＋Vin- このように、抵抗R2を流れる電流はVinに比例する。
従って、リード40に流れる電流は計算することができ
る。前述の如く、Vin+がVin-を少なくともVpだけ超える
とき、抵抗R2を流れる電流は一部FETQ6に流れる。抵抗R
2に流れる電流の一部は定電流源I4Aに流れる。ここで、
I4Aは定電流I4A＝Vp／R2を通すように設計される。式
（１）を使用すると、Vin＞VpのときFETQ6を流れる電流
はほぼVin／R2−Vp／R2＝（Vin−Vp）／R2と等しく、V
in＜Vpのとき零になる。
る。前述の如く、Vin+がVin-を少なくともVpだけ超える
とき、抵抗R2を流れる電流は一部FETQ6に流れる。抵抗R
2に流れる電流の一部は定電流源I4Aに流れる。ここで、
I4Aは定電流I4A＝Vp／R2を通すように設計される。式
（１）を使用すると、Vin＞VpのときFETQ6を流れる電流
はほぼVin／R2−Vp／R2＝（Vin−Vp）／R2と等しく、V
in＜Vpのとき零になる。
第４図の回路の対称性により、リード42に−Vin＞Vp
のとき（Vin−Vp）／R2の電流が流れ、−Vin＜Vpのとき
に流れる電流は零である。
のとき（Vin−Vp）／R2の電流が流れ、−Vin＜Vpのとき
に流れる電流は零である。
ここで要約すると、Vinが−Vpと＋Vpとの間にあると
き、スルーレート強化回路30はリード40及びリード42に
電流を供給しない。Vinが−Vpに等しいとき、スルーレ
ート強化回路30はリード42に電流を供給し始め、その電
流の大きさはVinがより負になる程増加する。VinがVpに
等しいとき、スルーレート強化回路30はリード40に電流
を供給し始め、その電流の大きさはVinがより正になる
程増加する。ここで、閾値Vpは、入力段20（第１図）が
飽和する入力電圧に等しく選定され、スルーレート強化
回路30によって与えられる電流は入力段20の飽和を補償
する。
き、スルーレート強化回路30はリード40及びリード42に
電流を供給しない。Vinが−Vpに等しいとき、スルーレ
ート強化回路30はリード42に電流を供給し始め、その電
流の大きさはVinがより負になる程増加する。VinがVpに
等しいとき、スルーレート強化回路30はリード40に電流
を供給し始め、その電流の大きさはVinがより正になる
程増加する。ここで、閾値Vpは、入力段20（第１図）が
飽和する入力電圧に等しく選定され、スルーレート強化
回路30によって与えられる電流は入力段20の飽和を補償
する。
スルーレート強化回路30の別の特徴は、第４図を参照
すると理解することができる。即ち、リード14の電流が
抵抗R2を流れる電流に等しいということである。図示の
如くBJTQ52及びQ51のベースは、それらのエミッタと同
様に一緒に接続されている。従って、BJTQ52を流れる電
流はBJTQ51を流れる電流と等しくなければならない。BJ
TQ52を流れる電流は抵抗R2を流れるので、BJTQ52を流
れ、従ってBJTQ51及びリード14を流れる電流は抵抗R2を
流れる電流に等しくなる。リード14はコンデンサ26B
（第１図）に接続されるので、スルーレート強化回路30
は、Vin+がVin-を超えるときコンデンサ26B（第１図）
を充電する電流を供給する。
すると理解することができる。即ち、リード14の電流が
抵抗R2を流れる電流に等しいということである。図示の
如くBJTQ52及びQ51のベースは、それらのエミッタと同
様に一緒に接続されている。従って、BJTQ52を流れる電
流はBJTQ51を流れる電流と等しくなければならない。BJ
TQ52を流れる電流は抵抗R2を流れるので、BJTQ52を流
れ、従ってBJTQ51及びリード14を流れる電流は抵抗R2を
流れる電流に等しくなる。リード14はコンデンサ26B
（第１図）に接続されるので、スルーレート強化回路30
は、Vin+がVin-を超えるときコンデンサ26B（第１図）
を充電する電流を供給する。
次に、第５図には、オフセット・トリム回路32の詳細
が示される。前述の如く、トリム回路32はオフセット電
圧をヌルにする電流をリード44及び46に供給する。
が示される。前述の如く、トリム回路32はオフセット電
圧をヌルにする電流をリード44及び46に供給する。
「ウエハ・レベル・トリム」と呼ばれるヌル動作の一
部は、差動増幅器を含むICの製造中に行なわれる。当該
技術分野において既知の如く、集積回路がパッケージに
封入される前の組立中、試験装置が回路に接続される。
ここで、テスト・パッドZ1〜Z7はテスト・プローブが回
路に接続できるパッドを表わす。テスト・パッドZ1〜Z7
に接続される装置はダイオードD1〜D6のうち選択された
ものを短絡し、リード44及び46に流れる電流量を選択す
る。
部は、差動増幅器を含むICの製造中に行なわれる。当該
技術分野において既知の如く、集積回路がパッケージに
封入される前の組立中、試験装置が回路に接続される。
ここで、テスト・パッドZ1〜Z7はテスト・プローブが回
路に接続できるパッドを表わす。テスト・パッドZ1〜Z7
に接続される装置はダイオードD1〜D6のうち選択された
ものを短絡し、リード44及び46に流れる電流量を選択す
る。
ダイオードD1〜D6の各々は抵抗R27〜R31の１つを介し
てFETQ18に接続される。ここで、FETQ18はマルチドレー
ン電流源として構成されている。既知の如く、マリチド
レーン電流源として動作するFET18は定電流源I5によっ
て供給される電流を分割してドレーンD18a〜D18eから流
す。FETQ18の寸法は、ドレーンD18a〜D18eの電流が比率
16:8:4:2:1となる、即ちドレーンが２進の重み付けを有
するように選定される。各ダイオードはFETQ18のドレー
ンの異なるものに接続されるので、短絡される各ダイオ
ードD1〜D4はテスト・パッドZ7に接続されるノードに異
なる電流量を供給する。ダイオードD1〜D4の適当な組合
せを選択することによって、16の異なる電流値をテスト
・パッドZ7に接続されるノードに供給することができ
る。
てFETQ18に接続される。ここで、FETQ18はマルチドレー
ン電流源として構成されている。既知の如く、マリチド
レーン電流源として動作するFET18は定電流源I5によっ
て供給される電流を分割してドレーンD18a〜D18eから流
す。FETQ18の寸法は、ドレーンD18a〜D18eの電流が比率
16:8:4:2:1となる、即ちドレーンが２進の重み付けを有
するように選定される。各ダイオードはFETQ18のドレー
ンの異なるものに接続されるので、短絡される各ダイオ
ードD1〜D4はテスト・パッドZ7に接続されるノードに異
なる電流量を供給する。ダイオードD1〜D4の適当な組合
せを選択することによって、16の異なる電流値をテスト
・パッドZ7に接続されるノードに供給することができ
る。
ダイオードD5を短絡することによって、テスト・パッ
ドZ7に接続されるノードの選択された電流はリード44に
向けられる。これとは逆に、ダイオードD6を短絡するこ
とによって、その電流はリード46に向けられる。前述し
たように、リード44に加えられた電流は端子Vin+（第１
図）の電圧に対して端子Vin-（第１図）の電圧を増大さ
せる。これとは逆に、リード46に電流を加えると、端子
Vin+（第１図）の電圧を端子Vin-（第１図）に比較して
増加する。こうして、オフセット電圧はダイオードD1〜
D6を短絡することによってヌルにすることができ、オフ
セット電圧をヌルにする能力は、所望のヌル動作をする
ダイオードの組合せを選択する能力によってのみ制限さ
れる。
ドZ7に接続されるノードの選択された電流はリード44に
向けられる。これとは逆に、ダイオードD6を短絡するこ
とによって、その電流はリード46に向けられる。前述し
たように、リード44に加えられた電流は端子Vin+（第１
図）の電圧に対して端子Vin-（第１図）の電圧を増大さ
せる。これとは逆に、リード46に電流を加えると、端子
Vin+（第１図）の電圧を端子Vin-（第１図）に比較して
増加する。こうして、オフセット電圧はダイオードD1〜
D6を短絡することによってヌルにすることができ、オフ
セット電圧をヌルにする能力は、所望のヌル動作をする
ダイオードの組合せを選択する能力によってのみ制限さ
れる。
ここで、バイアス回路50はFETQ18のゲートをバイアス
して、デバイアスが必要な電流を導通させるのを確実に
することを注目すべきである。バイアス回路50は既知の
任意の態様で構成される。更に、バイアス回路50はバイ
アス電圧をBJTQ17〜Q21のベースに供給する。それらの
トランジスタのベースは、短絡されていなければダイオ
ードD1〜D4が逆バイアスされるのに充分なレベルにバイ
アスされる。
して、デバイアスが必要な電流を導通させるのを確実に
することを注目すべきである。バイアス回路50は既知の
任意の態様で構成される。更に、バイアス回路50はバイ
アス電圧をBJTQ17〜Q21のベースに供給する。それらの
トランジスタのベースは、短絡されていなければダイオ
ードD1〜D4が逆バイアスされるのに充分なレベルにバイ
アスされる。
ダイオードD16又はD17、もし短絡されていれば、ドレ
ーンD18eをリード44又は46に接続する。後述する理由
で、ダイオードD16及びD17はリード44及び46の電流の少
量の調節を行なう手段を与え、それによってオフセット
電圧の少量の調節を行なう。
ーンD18eをリード44又は46に接続する。後述する理由
で、ダイオードD16及びD17はリード44及び46の電流の少
量の調節を行なう手段を与え、それによってオフセット
電圧の少量の調節を行なう。
動作について説明する。ダイオードD1〜D6、D16及びD
17の選択されたものがIC差動増幅器が製造される工場で
短絡される。既知の如く、ICがパッケージに封入される
前に、試験装置（図示せず）はボンディング・パッド及
びテスト・パッドに接続される。ボンディング・パッド
はボンド・ワイヤが取付けられるIC上のメタライズされ
た領域である。ボンド・ワイヤはICパッケージの外側の
ピンに接続する。こうして、入力端子Vin+及びVin-、電
流Ｖ＋及びＶ−、２つのヌル入力及び出力端子はそれら
に関連のボンディング・パッドを有する。テスト・パッ
ド、例えばテスト・パッドZ1〜Z7はポンディング・パッ
ドのようなメタライズされた領域である。それらは回路
には接続されているが、ICパッケージ上のピンには接続
されていない。
17の選択されたものがIC差動増幅器が製造される工場で
短絡される。既知の如く、ICがパッケージに封入される
前に、試験装置（図示せず）はボンディング・パッド及
びテスト・パッドに接続される。ボンディング・パッド
はボンド・ワイヤが取付けられるIC上のメタライズされ
た領域である。ボンド・ワイヤはICパッケージの外側の
ピンに接続する。こうして、入力端子Vin+及びVin-、電
流Ｖ＋及びＶ−、２つのヌル入力及び出力端子はそれら
に関連のボンディング・パッドを有する。テスト・パッ
ド、例えばテスト・パッドZ1〜Z7はポンディング・パッ
ドのようなメタライズされた領域である。それらは回路
には接続されているが、ICパッケージ上のピンには接続
されていない。
どのダイオードを短絡するかを決定するため、試験装
置は入力端子Vin-をグランドに接続し、周知の試験技術
を使用して出力電圧を強制的に零にして、端子Vin+の電
圧を測定する。試験装置は、電源端子Ｖ＋及びＶ−に接
続されるボンディング・パッドへの接続を介して回路に
電力を供給し、それによってFETQ18はドレーンD18a〜D
18eに所望の電流を生じさせる。試験装置はテスト・パ
ッドZ1〜Z4とテスト・パッドZ7との間を接続することに
よって、ダイオードD1〜D4の任意のものを短絡すること
をシミュレートすることができるということは容易に理
解することができる。同様に、試験装置は、テスト・パ
ッドZ5又はZ6とテスト・パッドZ7との間を接続すること
によって、ダイオードD5又はD6を短絡する効果をシミュ
レートすることができる。どのダイオードを短絡するか
を決定する最も簡単な方法は、試験装置が入力端子Vin-
を接地し、入力端子Vin+の電圧（即ち、オフセット電
圧）を測定することである。試験装置は、次にダイオー
ドD1〜D6の短絡及びオープンの可能な組合せ（対D5及び
D6の１つのみが短絡されるので総計32）を調べる。零に
最も近い電圧値を生じる組合せが選択され、それらのダ
イオードが永久的に短絡される。
置は入力端子Vin-をグランドに接続し、周知の試験技術
を使用して出力電圧を強制的に零にして、端子Vin+の電
圧を測定する。試験装置は、電源端子Ｖ＋及びＶ−に接
続されるボンディング・パッドへの接続を介して回路に
電力を供給し、それによってFETQ18はドレーンD18a〜D
18eに所望の電流を生じさせる。試験装置はテスト・パ
ッドZ1〜Z4とテスト・パッドZ7との間を接続することに
よって、ダイオードD1〜D4の任意のものを短絡すること
をシミュレートすることができるということは容易に理
解することができる。同様に、試験装置は、テスト・パ
ッドZ5又はZ6とテスト・パッドZ7との間を接続すること
によって、ダイオードD5又はD6を短絡する効果をシミュ
レートすることができる。どのダイオードを短絡するか
を決定する最も簡単な方法は、試験装置が入力端子Vin-
を接地し、入力端子Vin+の電圧（即ち、オフセット電
圧）を測定することである。試験装置は、次にダイオー
ドD1〜D6の短絡及びオープンの可能な組合せ（対D5及び
D6の１つのみが短絡されるので総計32）を調べる。零に
最も近い電圧値を生じる組合せが選択され、それらのダ
イオードが永久的に短絡される。
ダイオードは、ときに「ザッピング（zapping）」と
呼ばれる技術によって永久的に短絡される。基本的に
は、各ダイオードはＰ−形材料領域に近接するｎ−形半
導体領域からなる。それらの領域に金属コンタクト（通
常アルミニウム）が設けられる。ダイオードを除去（ザ
ップ）するため、ダイオードはほぼ20Vに逆バイアスさ
れ、ほぼ100ms継続する500mAの電流パルスが発生され
る。比較的小さなダイオードにとって、その電流パルス
は金属パッドからｎ−形領域を通ってＰ−形領域にアル
ミニウムを移動させるのに充分な大きさである。これに
よって、ｎ−形及びＰ−形領域間の接合は短絡される。
呼ばれる技術によって永久的に短絡される。基本的に
は、各ダイオードはＰ−形材料領域に近接するｎ−形半
導体領域からなる。それらの領域に金属コンタクト（通
常アルミニウム）が設けられる。ダイオードを除去（ザ
ップ）するため、ダイオードはほぼ20Vに逆バイアスさ
れ、ほぼ100ms継続する500mAの電流パルスが発生され
る。比較的小さなダイオードにとって、その電流パルス
は金属パッドからｎ−形領域を通ってＰ−形領域にアル
ミニウムを移動させるのに充分な大きさである。これに
よって、ｎ−形及びＰ−形領域間の接合は短絡される。
例えば、ダイオードD1を短絡させるために、試験装置
はテスト・パッドZ7とZ1との間に20Vを加える。その結
果電流パルスがダイオードを除去する。ほぼ1KΩの抵抗
R27〜R31はザッピングの間BJTQ17〜Q21を保護する。同
様に、抵抗R32〜R36はザッピングの間BJTQ17〜Q21を保
護する。次にダイオードD5又はD6はテスト・パッドZ7及
びZ5又はZ6に加えられるパルスによって除去される。
はテスト・パッドZ7とZ1との間に20Vを加える。その結
果電流パルスがダイオードを除去する。ほぼ1KΩの抵抗
R27〜R31はザッピングの間BJTQ17〜Q21を保護する。同
様に、抵抗R32〜R36はザッピングの間BJTQ17〜Q21を保
護する。次にダイオードD5又はD6はテスト・パッドZ7及
びZ5又はZ6に加えられるパルスによって除去される。
一旦ダイオードD1〜D6が除去されるとき、ボンディン
グ・パッドはパッケージのピンに接続され、ICはパッケ
ージ内に封止される。ICが一旦パッケージ内に封止され
ると、テスト・パッドはダイオードをザッピングしてオ
フセットを調節することに使用することはできない。し
かし、ICチップのパッケージ内への封入プロセス又はボ
ンディング・ワイヤの存在がオフセットを変化させ、付
加的調節が必要となる可能性がある。
グ・パッドはパッケージのピンに接続され、ICはパッケ
ージ内に封止される。ICが一旦パッケージ内に封止され
ると、テスト・パッドはダイオードをザッピングしてオ
フセットを調節することに使用することはできない。し
かし、ICチップのパッケージ内への封入プロセス又はボ
ンディング・ワイヤの存在がオフセットを変化させ、付
加的調節が必要となる可能性がある。
パッケージされた後は、回路へのアクセスはパッケー
ジの外部ピンを通してのみである。ICが８ピン・パッケ
ージに封止される場合、使用されないピンが典型的には
１つある。第５図において、ボンディング・パッドP8は
ダイオードD16及びD17に接続され、使用されないピンに
接続される。更にヌル動作を行なうためダイオードD16
及びD17の一端へのアクセスがあるが、ダイオードD16及
びD17の他端へのアクセスのためには更に少なくとも２
つのピンが必要となる。８ピン・パッケージの残りの７
ピンは他の接続に必要であるので、ダイオードD16及びD
17のザッピングのために利用できるピンがないことは明
らかである。しかし第５図はダイオードD16及びD17が２
つのピンへの多重接続によってザッピングが可能なこと
を示している。
ジの外部ピンを通してのみである。ICが８ピン・パッケ
ージに封止される場合、使用されないピンが典型的には
１つある。第５図において、ボンディング・パッドP8は
ダイオードD16及びD17に接続され、使用されないピンに
接続される。更にヌル動作を行なうためダイオードD16
及びD17の一端へのアクセスがあるが、ダイオードD16及
びD17の他端へのアクセスのためには更に少なくとも２
つのピンが必要となる。８ピン・パッケージの残りの７
ピンは他の接続に必要であるので、ダイオードD16及びD
17のザッピングのために利用できるピンがないことは明
らかである。しかし第５図はダイオードD16及びD17が２
つのピンへの多重接続によってザッピングが可能なこと
を示している。
第５図に示されるように、ダイオードD16の一端はボ
ンディング・パッドP3にFETQ1を介して接続される。こ
こで、FETQ1は通常、入力段20（第２図）の一部であ
り、ボンディング・パッドP3は、通常、入力端子V
in+（第２図）をパッケージの１つにピンに接続するの
に使用される。工場におけるザッピングの間、ボンディ
ング・パッドP8に接続されるピンとボンディング・パッ
ドP3に接続されるピンとの間に大きな電圧が接続され
る。ボンディング・パッドP3からダイオードD16への接
続は、FETQ1のゲート・ドレーン接合を通り、FETQ1は順
方向バイアスされるダイオードとして作用する。更にFE
TQ1はダイオードD16よりも非常に大きく、FETQ1のコン
タクトにおける金属移動は金属がデバイスのいずれの接
合にブリッジするのも阻止する。
ンディング・パッドP3にFETQ1を介して接続される。こ
こで、FETQ1は通常、入力段20（第２図）の一部であ
り、ボンディング・パッドP3は、通常、入力端子V
in+（第２図）をパッケージの１つにピンに接続するの
に使用される。工場におけるザッピングの間、ボンディ
ング・パッドP8に接続されるピンとボンディング・パッ
ドP3に接続されるピンとの間に大きな電圧が接続され
る。ボンディング・パッドP3からダイオードD16への接
続は、FETQ1のゲート・ドレーン接合を通り、FETQ1は順
方向バイアスされるダイオードとして作用する。更にFE
TQ1はダイオードD16よりも非常に大きく、FETQ1のコン
タクトにおける金属移動は金属がデバイスのいずれの接
合にブリッジするのも阻止する。
ダイオードD17は、ボンディング・パッドP1及びP8に
接続されるピン間に電圧を加えることによって除去する
ことができる。前述の如く、ボンディング・パッドP8は
パッケージの通常使用されないピンに接続される。ボン
ディング・パッドP1は通常回路内の差動増幅器のオフセ
ット・ヌルのために使用される。例えば、ICのエンド・
ユーザはボンディング・パッドP1及びP5に接続されるピ
ン間に可変抵抗を接続することができる。その抵抗のセ
ンタ・タップは正電流Ｖ＋に接続され、オフセット電圧
がヌルになる迄調節される。差動増幅器内のヌル回路52
は、抵抗設定に応答し既知の態様でオフセットをヌルに
する。
接続されるピン間に電圧を加えることによって除去する
ことができる。前述の如く、ボンディング・パッドP8は
パッケージの通常使用されないピンに接続される。ボン
ディング・パッドP1は通常回路内の差動増幅器のオフセ
ット・ヌルのために使用される。例えば、ICのエンド・
ユーザはボンディング・パッドP1及びP5に接続されるピ
ン間に可変抵抗を接続することができる。その抵抗のセ
ンタ・タップは正電流Ｖ＋に接続され、オフセット電圧
がヌルになる迄調節される。差動増幅器内のヌル回路52
は、抵抗設定に応答し既知の態様でオフセットをヌルに
する。
D17が除去されると、可変抵抗54は接続されない。パ
ッドP8及びP1に加えられる電圧はD17をザップする金属
移動を生じさせるが、BJTQ58には殆んど影響を与えな
い。ザッピングの間、BJTQ58は順方向にバイアスされ
る。更に、BJTQ58はダイオードD17よりも非常に大き
く、金属移動はBJTQ58のどの接合も短絡しない。
ッドP8及びP1に加えられる電圧はD17をザップする金属
移動を生じさせるが、BJTQ58には殆んど影響を与えな
い。ザッピングの間、BJTQ58は順方向にバイアスされ
る。更に、BJTQ58はダイオードD17よりも非常に大き
く、金属移動はBJTQ58のどの接合も短絡しない。
ザッピングの後、BJTQ58は逆バイアス・ダイオードと
して作用してパッドP1をダイオードD17から分離する。
従って、工場におけるザッピングのため、そして差動増
幅器が回路に組込まれたときには他のある目的のため
に、ハッドP1に接続されるピンを使用することには何の
問題もない。FETQ1のドレーンは、通常の動作において
は、リード34を介してリード44に接続される。従って、
ザッピングのため、そして差動増幅器が回路に組込まれ
たときは何か別の目的のために、パッドP3に接続された
ピンを使用することに何の問題もない。
して作用してパッドP1をダイオードD17から分離する。
従って、工場におけるザッピングのため、そして差動増
幅器が回路に組込まれたときには他のある目的のため
に、ハッドP1に接続されるピンを使用することには何の
問題もない。FETQ1のドレーンは、通常の動作において
は、リード34を介してリード44に接続される。従って、
ザッピングのため、そして差動増幅器が回路に組込まれ
たときは何か別の目的のために、パッドP3に接続された
ピンを使用することに何の問題もない。
以上、本発明を実施例に従って説明したが、本発明の
範囲内において他の実施例が可能であることは当業者に
は明らかである。
範囲内において他の実施例が可能であることは当業者に
は明らかである。
第１図は本発明に従って組立てられる差動増幅器のブロ
ック図である。 第２図は、第１図の増幅器の入力段の非常に簡略化した
回路図である。 第３図は、第１図の増幅器の電流ミラーの非常に簡略化
した回路図である。 第４図は、第１図の増幅器のスルーレートを高める回路
図の非常に簡略化した回路図である。 第５図は、第１図の増幅器のオフセット電圧のヌル動作
を可能にする回路の非常に簡略化した回路図である。
ック図である。 第２図は、第１図の増幅器の入力段の非常に簡略化した
回路図である。 第３図は、第１図の増幅器の電流ミラーの非常に簡略化
した回路図である。 第４図は、第１図の増幅器のスルーレートを高める回路
図の非常に簡略化した回路図である。 第５図は、第１図の増幅器のオフセット電圧のヌル動作
を可能にする回路の非常に簡略化した回路図である。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/45
Claims (4)
- 【請求項１】差動増幅器とともに使用されるオフセット
・トリム回路であって、 前記差動増幅器が、 （ａ）それぞれ正入力電圧及び負入力電圧を受ける第１
入力端子及び第２入力端子と、 （ｂ）前記第１入力端子に接続される第１入力ラインと
前記第２入力端子に接続される第２入力ラインとを有す
る入力段であって、入力段第１リード及び入力段第２リ
ードを有し、前記正入力電圧が前記入力段第１リードの
電流を増加させ、前記負入力電圧が前記入力段第２リー
ドの電流を増加させる、入力段と、 （ｃ）前記入力段第１リードに接続される電流ミラー第
１リードと前記入力段第２リードに接続される電流ミラ
ー第２リードとを有する電流ミラーと、 （ｄ）前記入力段第２リード及び前記電流ミラー第２リ
ードに接続される利得段入力リードを有する利得段と、 を含み、前記入力段第１リードの電流の増加が前記利得
段入力リードの電流の利得段から出る方向の流れを増加
させ、前記入力段第１リードの電流の減少が前記利得段
入力リードの電流の利得段に入る方向の流れを増加さ
せ、 前記オフセット・トリム回路が、 （ｉ）調整電流を発生する手段であって、 （イ）複数の電流源と、 （ロ）類似する複数のダイオードであって、各ダイオー
ドが前記複数の電流源の１つを共通ノードに接続するダ
イオードと、 （ハ）前記共通ノードを第１出力ラインに接続する第１
出力ダイオードと、 （ニ）前記共通ノードを第２出力ラインに接続する第２
出力ダイオードと、 を含む調整電流発生手段を有し、 （ii）前記第１出力ラインが前記入力段第１リードに接
続され、 （iii）前記第２出力ラインが前記入力段第２リードに
接続される、 オフセット・トリム回路。 - 【請求項２】（ａ）付加的電流源と、 （ｂ）前記付加的電流源を前記第１出力ラインに接続す
る第１付加ダイオードと、 （ｃ）前記付加的電流源を第２出力ラインに接続する第
２付加ダイオードと、 を更に含む請求項１記載のオフセット・トリム回路。 - 【請求項３】（ａ）前記共通ノードに接続されるテスト
・パッドと、 （ｂ）前記第１出力ラインに接続されるテスト・パッド
と、 （ｃ）前記第２出力ラインに接続されるテスト・パッド
と、 （ｄ）複数のテスト・パッドであって、各パッドが前記
複数のダイオードの１つに前記共通ノードから離れた側
の端部で接続される複数のテスト・パッドと、 を更に含む請求項１記載のオフセット・トリム回路。 - 【請求項４】（ａ）前記増幅器が複数の出力ピンを有す
る集積回路パッケージに封入され、 （ｂ）前記付加的電流源に接続される前記第１付加的ダ
イオードの端部及び前記付加的電流源に接続される前記
第２付加ダイオードの端部が前記出力ピンの１つに接続
され、 （ｃ）前記第１出力ラインが前記出力ピンの１つに第１
分離手段を介して接続され、 （ｄ）前記第２出力ラインが前記出力ピンの１つに第２
分離手段を介して接続される、 請求項２記載のオフセット・トリム回路。
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| US07/288,843 US4851786A (en) | 1988-12-23 | 1988-12-23 | Differential amplifier |
| US288843 | 1988-12-23 |
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