JPH11186909A - 電界効果トランジスタを含む電気回路及び該トランジスタの校正方法 - Google Patents
電界効果トランジスタを含む電気回路及び該トランジスタの校正方法Info
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- JPH11186909A JPH11186909A JP10245699A JP24569998A JPH11186909A JP H11186909 A JPH11186909 A JP H11186909A JP 10245699 A JP10245699 A JP 10245699A JP 24569998 A JP24569998 A JP 24569998A JP H11186909 A JPH11186909 A JP H11186909A
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
(57)【要約】
【課題】 電気的調整を用いて電界効果トランジスタの
校正をすることを目的とする。 【解決手段】 ソース、ドレイン、抵抗性のゲート、及
び該ゲートのそれぞれの離間配置領域に結合された校正
DC電流ソース(7) ならびに校正DC電流シンク(7)を有す
る電界効果トランジスタ（例えばMa）の校正方法が提供
される。使用時に実質的にDC校正電流が前記離間配置領
域間のゲートを通り、トランジスタチャネルの有効幅が
トリムされる。
校正をすることを目的とする。 【解決手段】 ソース、ドレイン、抵抗性のゲート、及
び該ゲートのそれぞれの離間配置領域に結合された校正
DC電流ソース(7) ならびに校正DC電流シンク(7)を有す
る電界効果トランジスタ（例えばMa）の校正方法が提供
される。使用時に実質的にDC校正電流が前記離間配置領
域間のゲートを通り、トランジスタチャネルの有効幅が
トリムされる。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に（必ずしもというわけではないが）、カ
レントミラー及び他の電流源で用いる電界効果トランジ
スタに関する。
タに関し、特に（必ずしもというわけではないが）、カ
レントミラー及び他の電流源で用いる電界効果トランジ
スタに関する。
【０００２】
【従来の技術】多くのアナログ回路装置において正確で
一定の基準電圧と基準電流が必要とされる。基準電流の
場合は基準電圧ソースと抵抗器を用いて発生させること
が多い。集積アナログ回路においてはチップスペースが
貴重であり、普通１つしか集積されていないか、そのよ
うなソース/ 抵抗器を２、３組合わせたものを1 つのチ
ップの中に集積し、カレントミラーを用いてベースとな
る基準電流から他の基準電流を発生させるのが普通であ
る。カレントミラーは比較的簡単な構造をしており、広
いチップ面積を占有しない。図1 に例示したように、典
型的なカレントミラーは、一対の整合されたMOSFETトラ
ンジスタ（基準トランジスタT 及びミラートランジスタ
(mirroring transistor)M)を有し、この図でIin は基準
電流、Ioutはミラーされた出力電流である。1 つ又はそ
れ以上の追加のカレントミラートランジスタを並列に加
えることによって、カレントミラーを拡張することがで
きる。
一定の基準電圧と基準電流が必要とされる。基準電流の
場合は基準電圧ソースと抵抗器を用いて発生させること
が多い。集積アナログ回路においてはチップスペースが
貴重であり、普通１つしか集積されていないか、そのよ
うなソース/ 抵抗器を２、３組合わせたものを1 つのチ
ップの中に集積し、カレントミラーを用いてベースとな
る基準電流から他の基準電流を発生させるのが普通であ
る。カレントミラーは比較的簡単な構造をしており、広
いチップ面積を占有しない。図1 に例示したように、典
型的なカレントミラーは、一対の整合されたMOSFETトラ
ンジスタ（基準トランジスタT 及びミラートランジスタ
(mirroring transistor)M)を有し、この図でIin は基準
電流、Ioutはミラーされた出力電流である。1 つ又はそ
れ以上の追加のカレントミラートランジスタを並列に加
えることによって、カレントミラーを拡張することがで
きる。
【０００３】カレントミラーの1 つの応用としてデジタ
ル・アナログ(D/A) 変換器があり、この変換器では、ス
イッチ抵抗や不整合負荷のような要因に関する変換誤差
の原因として基準電流と基準電圧の精度の不正確さが支
配的になる傾向がある。図2に示す単純な4-ビットD/A
変換器は、カレントミラー構成で配置された基準MOSFET
トランジスタT と4 つのミラーMOSFETトランジスタ(M0
〜M3) を有する。トランジスタT とM0とはチャネル幅対
長さ比がW/L であるが、トランジスタM1、M2及びM3はそ
れぞれ、2W/L、4W/L及び8W/Lのチャネル幅対長さ比を持
つ。スイッチ(S 0 〜S3) は、各々のMOSFET(M0 〜M3) の
ドレインと直列に配設される。これらのスイッチは、変
換されるべきデジタル(2進) 信号のそれぞれのビット(a
0 〜a3)によって制御される。a0は信号の最下位ビット
(LSB) に対応し、一方、a3は最上位ビット(MSB) に対応
する。これらのスイッチ(S0 〜S3) は一端で一緒に結合
され、各スイッチの活性状態に応じて出力電流Ioutが引
き出される。
ル・アナログ(D/A) 変換器があり、この変換器では、ス
イッチ抵抗や不整合負荷のような要因に関する変換誤差
の原因として基準電流と基準電圧の精度の不正確さが支
配的になる傾向がある。図2に示す単純な4-ビットD/A
変換器は、カレントミラー構成で配置された基準MOSFET
トランジスタT と4 つのミラーMOSFETトランジスタ(M0
〜M3) を有する。トランジスタT とM0とはチャネル幅対
長さ比がW/L であるが、トランジスタM1、M2及びM3はそ
れぞれ、2W/L、4W/L及び8W/Lのチャネル幅対長さ比を持
つ。スイッチ(S 0 〜S3) は、各々のMOSFET(M0 〜M3) の
ドレインと直列に配設される。これらのスイッチは、変
換されるべきデジタル(2進) 信号のそれぞれのビット(a
0 〜a3)によって制御される。a0は信号の最下位ビット
(LSB) に対応し、一方、a3は最上位ビット(MSB) に対応
する。これらのスイッチ(S0 〜S3) は一端で一緒に結合
され、各スイッチの活性状態に応じて出力電流Ioutが引
き出される。
【０００４】
【発明が解決しようとする課題】図2 のD/A 変換器で用
いられているようなカレントミラーは、ミラーの精密な
構成によって左右される精度の変動度を用いて基準電流
をコピーしたり基準化 (スケール) したりする。実際問
題として、カレントミラーの各トランジスタが同一でな
い（すなわち、同一のものとして基準化されていない）
ためにエラーが生じる。この不整合の程度は、各トラン
ジスタのレイアウトを決定するための共通重心法(commo
n-centroid method)を用いることによって最小化するこ
とができる。例えば、図2 に示される4-ビット変換器に
ついては、トランジスタT とM0はそれぞれの単一のトラ
ンジスタ素子によって提供されるが、一方トランジスタ
M1、M2、及びM3は、それぞれ2 、4 、及び8 個の並列接
続トランジスタ素子 (各々W/L のチャネル幅対長さ比を
有する) によって提供される。これらの素子は、図3に
例示されているような幾何学パターンで配置され、各ト
ランジスタ素子は素子番号によって示される(Tはダイオ
ード接続された基準トランジスタを表す) 。しかし、特
に高位ビットD/A 変換器 (例えば12又は14ビット) につ
いては、共通重心法では、各MSB の変換を高精度で行う
ことが保証されない。これは、これらのビットに対応す
るトランジスタを構成するトランジスタ素子間の間隔が
広いことが原因となり得る。レーザートリミングのよう
な技術を利用して、ある一定の回路素子の寸法と特性を
物理的に調節することはできるが、一般に、これらの技
術は実施するには時間と費用がかかる技術である。
いられているようなカレントミラーは、ミラーの精密な
構成によって左右される精度の変動度を用いて基準電流
をコピーしたり基準化 (スケール) したりする。実際問
題として、カレントミラーの各トランジスタが同一でな
い（すなわち、同一のものとして基準化されていない）
ためにエラーが生じる。この不整合の程度は、各トラン
ジスタのレイアウトを決定するための共通重心法(commo
n-centroid method)を用いることによって最小化するこ
とができる。例えば、図2 に示される4-ビット変換器に
ついては、トランジスタT とM0はそれぞれの単一のトラ
ンジスタ素子によって提供されるが、一方トランジスタ
M1、M2、及びM3は、それぞれ2 、4 、及び8 個の並列接
続トランジスタ素子 (各々W/L のチャネル幅対長さ比を
有する) によって提供される。これらの素子は、図3に
例示されているような幾何学パターンで配置され、各ト
ランジスタ素子は素子番号によって示される(Tはダイオ
ード接続された基準トランジスタを表す) 。しかし、特
に高位ビットD/A 変換器 (例えば12又は14ビット) につ
いては、共通重心法では、各MSB の変換を高精度で行う
ことが保証されない。これは、これらのビットに対応す
るトランジスタを構成するトランジスタ素子間の間隔が
広いことが原因となり得る。レーザートリミングのよう
な技術を利用して、ある一定の回路素子の寸法と特性を
物理的に調節することはできるが、一般に、これらの技
術は実施するには時間と費用がかかる技術である。
【０００５】電界効果トランジスタの特性の精度の不正
確さが重大なエラーの原因となり得る他の多くの応用例
がある。一つの例は、減算回路、乗算器及び比較器回路
の中に電界効果トランジスタが組み込まれている、いわ
ゆる「パイプライン」アナログ・デジタル(A/D) 変換器
である。このような変換器の精度はこれらの回路の各ト
ランジスタの動作精度に決定的に左右される。
確さが重大なエラーの原因となり得る他の多くの応用例
がある。一つの例は、減算回路、乗算器及び比較器回路
の中に電界効果トランジスタが組み込まれている、いわ
ゆる「パイプライン」アナログ・デジタル(A/D) 変換器
である。このような変換器の精度はこれらの回路の各ト
ランジスタの動作精度に決定的に左右される。
【０００６】高品質の応用例では、D/A 及びA/D 変換器
はナイキスト(Nyquist) 周波数で作動可能なものでなけ
ればならない。移動通信デバイスの場合には、現在の及
び近い将来のデータ処理速度で、中間周波数(IF)帯で変
換器を使用するということは、10MHz 又はそれ以上の動
作周波数を意味する。図2 のアーキテクチャに基づく変
換器は、そのような高周波で作動可能ではあるが、その
一方でその変換精度は高位ビット変換器として良好でな
い場合が多い。他方、シグマ- デルタ (すなわちオーバ
サンプリング) 変換器のような代替的アーキテクチャに
基づく変換器は高精度でかつ高位ビット変換を行えるが
(わずか数メガヘルツで作動する) 低速度に苦しむ。こ
れらの、またその他の変換器については、大規模集積回
路を望む場合、高電力消費のみならず、変換器によって
占有される広いチップ面積も問題となる場合がある。
はナイキスト(Nyquist) 周波数で作動可能なものでなけ
ればならない。移動通信デバイスの場合には、現在の及
び近い将来のデータ処理速度で、中間周波数(IF)帯で変
換器を使用するということは、10MHz 又はそれ以上の動
作周波数を意味する。図2 のアーキテクチャに基づく変
換器は、そのような高周波で作動可能ではあるが、その
一方でその変換精度は高位ビット変換器として良好でな
い場合が多い。他方、シグマ- デルタ (すなわちオーバ
サンプリング) 変換器のような代替的アーキテクチャに
基づく変換器は高精度でかつ高位ビット変換を行えるが
(わずか数メガヘルツで作動する) 低速度に苦しむ。こ
れらの、またその他の変換器については、大規模集積回
路を望む場合、高電力消費のみならず、変換器によって
占有される広いチップ面積も問題となる場合がある。
【０００７】したがって電気的調整を用いて電界効果ト
ランジスタの校正(calibration) を提供することが本発
明の目的である。
ランジスタの校正(calibration) を提供することが本発
明の目的である。
【０００８】
【課題を解決するための手段】本発明の第1 の形態で
は、ソース、ドレイン、及びゲートを備えた電界効果ト
ランジスタと、離間配置領域(spaced apart regions)間
のゲートを実質的にDC校正電流が通ることができるよう
になっている、トランジスタゲートのそれぞれの前記離
間配置領域に接続された校正DC電流ソースならびに校正
DC電流シンクと、を有する電気回路が提供される。
は、ソース、ドレイン、及びゲートを備えた電界効果ト
ランジスタと、離間配置領域(spaced apart regions)間
のゲートを実質的にDC校正電流が通ることができるよう
になっている、トランジスタゲートのそれぞれの前記離
間配置領域に接続された校正DC電流ソースならびに校正
DC電流シンクと、を有する電気回路が提供される。
【０００９】本発明は、DC校正電流を用いる電界効果ト
ランジスタのチャネルの「有効」幅のトリミングを提供
する。この校正電流がチャネルの特性に影響を与える程
度は校正電流の大きさに比べて小さい。従って、校正電
流の比較的大きな変動を利用して限界までチャネルを調
節、すなわちトリム(trim)することが可能である。
ランジスタのチャネルの「有効」幅のトリミングを提供
する。この校正電流がチャネルの特性に影響を与える程
度は校正電流の大きさに比べて小さい。従って、校正電
流の比較的大きな変動を利用して限界までチャネルを調
節、すなわちトリム(trim)することが可能である。
【００１０】好適には、トランジスタゲートは抵抗性
の、例えば抵抗性のポリシリコンであることが望まし
い。より好適には、ゲート材料は珪化されていないポリ
シリコンであることが望ましい。典型的には、ゲート抵
抗は10Ω/ □より大きい。
の、例えば抵抗性のポリシリコンであることが望まし
い。より好適には、ゲート材料は珪化されていないポリ
シリコンであることが望ましい。典型的には、ゲート抵
抗は10Ω/ □より大きい。
【００１１】好適には、校正電流のソースならびにシン
クは例えば200KΩより大きな高出力インピーダンスを持
つことが望ましい。
クは例えば200KΩより大きな高出力インピーダンスを持
つことが望ましい。
【００１２】好適には、校正電流のソースならびにシン
クは実質的に同一のDC電流をソースしシンクするように
されていることが望ましい。このようにして、トランジ
スタのアクティブ信号電流に対する校正電流の干渉は妨
げられる。より好適には、校正ソースならびにシンクは
カレントミラーを介してそれぞれのゲート領域に結合さ
れたデジタル・アナログ変換器によって提供されること
が望ましい。
クは実質的に同一のDC電流をソースしシンクするように
されていることが望ましい。このようにして、トランジ
スタのアクティブ信号電流に対する校正電流の干渉は妨
げられる。より好適には、校正ソースならびにシンクは
カレントミラーを介してそれぞれのゲート領域に結合さ
れたデジタル・アナログ変換器によって提供されること
が望ましい。
【００１３】電界効果トランジスタは、共通ゲート又は
1 セットの直列接続ゲートと一緒に結合された複数個の
トランジスタ素子で構成されるものであってもよい。こ
の場合、前記2 つの離間配置領域をトランジスタ素子の
1 つのゲート上に又はゲート領域上に設けてもよい。あ
るいは、前記離間配置領域の第1 の領域をゲート又はゲ
ート領域の第1 のものに設け、もう一方の離間配置領域
をゲート又はゲート領域の第2 のものに設けてもよい。
前記第1 及び第2 のゲート領域を抵抗性素子の周りに直
列に結合してもよい。追加のゲート領域とそれぞれの抵
抗性の素子を第1 と第2 のゲート領域の間に直列に結合
してもよい。更にもう一つの代替例では、独立した校正
DC電流のソースならびにシンクを2 つ以上のゲート又は
ゲート領域のそれぞれの離間配置領域に結合してもよ
い。それによって対応するトランジスタ素子を独立に校
正することができる。
1 セットの直列接続ゲートと一緒に結合された複数個の
トランジスタ素子で構成されるものであってもよい。こ
の場合、前記2 つの離間配置領域をトランジスタ素子の
1 つのゲート上に又はゲート領域上に設けてもよい。あ
るいは、前記離間配置領域の第1 の領域をゲート又はゲ
ート領域の第1 のものに設け、もう一方の離間配置領域
をゲート又はゲート領域の第2 のものに設けてもよい。
前記第1 及び第2 のゲート領域を抵抗性素子の周りに直
列に結合してもよい。追加のゲート領域とそれぞれの抵
抗性の素子を第1 と第2 のゲート領域の間に直列に結合
してもよい。更にもう一つの代替例では、独立した校正
DC電流のソースならびにシンクを2 つ以上のゲート又は
ゲート領域のそれぞれの離間配置領域に結合してもよ
い。それによって対応するトランジスタ素子を独立に校
正することができる。
【００１４】本発明の第2 の形態では、基準電界効果ト
ランジスタと少なくとも1 つのミラー電界効果トランジ
スタであって、これらトランジスタの少なくとも1 つが
本発明の上述の第1 の形態による電気回路中に配置され
ているものと、使用時に基準電流が前記1 つのミラート
ランジスタ又は各ミラートランジスタ中にミラー電流を
生成させる、基準トランジスタに結合されている定電流
源と、を有するカレントミラーが提供される。
ランジスタと少なくとも1 つのミラー電界効果トランジ
スタであって、これらトランジスタの少なくとも1 つが
本発明の上述の第1 の形態による電気回路中に配置され
ているものと、使用時に基準電流が前記1 つのミラート
ランジスタ又は各ミラートランジスタ中にミラー電流を
生成させる、基準トランジスタに結合されている定電流
源と、を有するカレントミラーが提供される。
【００１５】上述の第2 の本発明の形態では、校正ソー
スならびにシンク電流を調節することによってミラー電
流の大きさを調節することができる。
スならびにシンク電流を調節することによってミラー電
流の大きさを調節することができる。
【００１６】好適には、前記電気回路の一部を形成する
トランジスタはミラートランジスタであることが望まし
い。あるいは、基準トランジスタが前記電気回路の一部
を形成するものであってもよい。
トランジスタはミラートランジスタであることが望まし
い。あるいは、基準トランジスタが前記電気回路の一部
を形成するものであってもよい。
【００１７】好適には、電界効果トランジスタは金属酸
化物半導体FET(MOSFET) であることが望ましい。あるい
は金属電界効果トランジスタ(MESFET)のような他のトラ
ンジスタを使用してもよい。
化物半導体FET(MOSFET) であることが望ましい。あるい
は金属電界効果トランジスタ(MESFET)のような他のトラ
ンジスタを使用してもよい。
【００１８】本発明の第3 の形態では、本発明の上述の
第2 の形態によるカレントミラーを有するD/A 変換器が
提供され、この変換器では各々のミラートランジスタが
1 つの変換ビットに対応する。
第2 の形態によるカレントミラーを有するD/A 変換器が
提供され、この変換器では各々のミラートランジスタが
1 つの変換ビットに対応する。
【００１９】好適には、このD/A 変換器は電流モードで
作動するようにされていることが望ましい。
作動するようにされていることが望ましい。
【００２０】好適には、この変換器の幾何学的構成は共
通重心法に従って決定され、DC校正電流ソースならびに
シンクは最上位変換ビットに対応するトランジスタに少
なくとも結合されていることが望ましい。
通重心法に従って決定され、DC校正電流ソースならびに
シンクは最上位変換ビットに対応するトランジスタに少
なくとも結合されていることが望ましい。
【００２１】本発明の第4 の形態では、ソース、ドレイ
ン及びゲートを持つ電界効果トランジスタの作動方法が
提供され、この方法には、DC校正電流の、トランジスタ
ゲートの第1 の領域への入力及び該ゲートの第2 の領域
からのDC校正電流の抽出が含まれる。前記第1 及び第2
の領域は互いに離間して配置され、その校正電流が決定
されてトランジスタの作動エラーが補償される。
ン及びゲートを持つ電界効果トランジスタの作動方法が
提供され、この方法には、DC校正電流の、トランジスタ
ゲートの第1 の領域への入力及び該ゲートの第2 の領域
からのDC校正電流の抽出が含まれる。前記第1 及び第2
の領域は互いに離間して配置され、その校正電流が決定
されてトランジスタの作動エラーが補償される。
【００２２】本発明の第5 の形態では、ソース、ドレイ
ン及びゲートを持ち、上述の本発明の第1 の態様に従っ
て電気回路の一部を形成する電界効果トランジスタの校
正方法が提供される。この校正方法は、ON状態にするよ
うにトランジスタにバイアスをかけるステップと、トラ
ンジスタのソース/ ドレイン電流をモニターするステッ
プと、前記校正ソースとドレインに印加されるDC校正電
流を調節して、所望のソース/ ドレイン電流を提供する
ステップと、が含まれる。
ン及びゲートを持ち、上述の本発明の第1 の態様に従っ
て電気回路の一部を形成する電界効果トランジスタの校
正方法が提供される。この校正方法は、ON状態にするよ
うにトランジスタにバイアスをかけるステップと、トラ
ンジスタのソース/ ドレイン電流をモニターするステッ
プと、前記校正ソースとドレインに印加されるDC校正電
流を調節して、所望のソース/ ドレイン電流を提供する
ステップと、が含まれる。
【００２３】このプロセス中で決定される校正電流(1つ
又は複数) をメモリに格納することができる。デバイス
が使用中である時にはこの格納された電流値 (単数又は
複数) がメモリから読み取られ、対応する電流 (単数又
は複数) が該トランジスタに印加される。
又は複数) をメモリに格納することができる。デバイス
が使用中である時にはこの格納された電流値 (単数又は
複数) がメモリから読み取られ、対応する電流 (単数又
は複数) が該トランジスタに印加される。
【００２４】本発明の第6 の形態では、基準電界効果ト
ランジスタ及び少なくとも1 つのミラー電界効果トラン
ジスタ (これらトランジスタは各々ソース、ドレイン及
びゲートを持つ) を有するカレントミラーの作動方法が
提供される。この作動方法には、基準トランジスタのソ
ース又はドレインに定電流を印加して、1 つのミラート
ランジスタ又は各ミラートランジスタにミラー電流を発
生させるステップと、各トランジスタのうちの少なくと
も1 つのゲートの第1 の領域にDC校正電流を入力し、同
じトランジスタ (単数又は複数) のゲートの第2 の領域
からDC校正電流を抽出するステップであって前記第1 及
び第2 の領域が互いに離間して配置されているものと、
この入力され、抽出された校正電流を調節して、ミラー
電流 (単数又は複数)をトリムするステップと、が含ま
れる。
ランジスタ及び少なくとも1 つのミラー電界効果トラン
ジスタ (これらトランジスタは各々ソース、ドレイン及
びゲートを持つ) を有するカレントミラーの作動方法が
提供される。この作動方法には、基準トランジスタのソ
ース又はドレインに定電流を印加して、1 つのミラート
ランジスタ又は各ミラートランジスタにミラー電流を発
生させるステップと、各トランジスタのうちの少なくと
も1 つのゲートの第1 の領域にDC校正電流を入力し、同
じトランジスタ (単数又は複数) のゲートの第2 の領域
からDC校正電流を抽出するステップであって前記第1 及
び第2 の領域が互いに離間して配置されているものと、
この入力され、抽出された校正電流を調節して、ミラー
電流 (単数又は複数)をトリムするステップと、が含ま
れる。
【００２５】好適には、この入力され、抽出されたDC校
正電流は実質的に同一の大きさであることが望ましい。
正電流は実質的に同一の大きさであることが望ましい。
【００２６】好適には、この方法には、少なくとも1 つ
のミラートランジスタのゲートへのDC校正電流の入力、
及び少なくとも1 つのミラートランジスタのゲートから
のDC校正電流の抽出が含まれることが望ましい。このミ
ラーに、共通ゲートを持つ2つ以上のミラートランジス
タが含まれる場合、単一の校正電流をこの共通ゲートへ
入力し、またこの共通ゲートから単一の校正電流を抽出
することができる。
のミラートランジスタのゲートへのDC校正電流の入力、
及び少なくとも1 つのミラートランジスタのゲートから
のDC校正電流の抽出が含まれることが望ましい。このミ
ラーに、共通ゲートを持つ2つ以上のミラートランジス
タが含まれる場合、単一の校正電流をこの共通ゲートへ
入力し、またこの共通ゲートから単一の校正電流を抽出
することができる。
【００２７】本発明をよりよく理解するために、また、
同発明をどのように実行するかを示すために、添付図面
を参照しながら以下本発明の実施形態を説明する。
同発明をどのように実行するかを示すために、添付図面
を参照しながら以下本発明の実施形態を説明する。
【００２８】
【発明の実施の形態】単純なカレントミラーの構造を図
1 を参照しながら上記で説明すると共に、そのようなカ
レントミラー (図2 及び3)を利用できる単純なD/A 変換
器の構造を説明してきた。図4 は、ミラートランジスタ
Maが図5 に示すような改変されたゲート構造を持つ図1
のカレントミラー (全般を通じて参照番号1 で示す) を
補償する構成を示す図である。
1 を参照しながら上記で説明すると共に、そのようなカ
レントミラー (図2 及び3)を利用できる単純なD/A 変換
器の構造を説明してきた。図4 は、ミラートランジスタ
Maが図5 に示すような改変されたゲート構造を持つ図1
のカレントミラー (全般を通じて参照番号1 で示す) を
補償する構成を示す図である。
【００２９】特に、ミラートランジスタMaはMOSFETトラ
ンジスタであり、このトランジスタでは、ソース及びド
レイン領域3 、4 の間に延在するトランジスタチャネル
の上部にゲート2 が設けられる。ゲートの幅W はその長
さL より大きい。本明細書で以下説明するように、ゲー
ト2 を通してDC電流を通すために一対のゲート接続部5
、6 がゲート2 の対向する各端部領域に設けられる。
ンジスタであり、このトランジスタでは、ソース及びド
レイン領域3 、4 の間に延在するトランジスタチャネル
の上部にゲート2 が設けられる。ゲートの幅W はその長
さL より大きい。本明細書で以下説明するように、ゲー
ト2 を通してDC電流を通すために一対のゲート接続部5
、6 がゲート2 の対向する各端部領域に設けられる。
【００３０】ゲート2 は、典型的には数10Ω/ □の抵抗
値を持ち、ゲート酸化物上にデポジットされる、抵抗性
の珪化されていないポリシリコンから形成される。この
ポリシリコンゲートが、抵抗性を持ったままの状態であ
ること (但し、金属珪化物のその後のデポジションによ
って珪化物になることはない) を保証するために、例え
ばSGS-Thomson 社 (フランス) から販売されているHCMO
S5という登録商標のもとで入手可能な、シプロット- マ
スク(siprot-mask)(珪化物保護マスク) によって、ゲー
ト2 は保護される。このマスクは、ゲートをポストメタ
ライゼーション(post-metalisation) から保護するもの
である。ポストメタライゼーションは、施行が許されれ
ば、容認できないほど低レベル (すなわち1 Ω/ □未
満) までゲートの抵抗値を下げる可能性がある。これら
の技術は、アナログ集積回路の製造では一般に使用され
ているものである。
値を持ち、ゲート酸化物上にデポジットされる、抵抗性
の珪化されていないポリシリコンから形成される。この
ポリシリコンゲートが、抵抗性を持ったままの状態であ
ること (但し、金属珪化物のその後のデポジションによ
って珪化物になることはない) を保証するために、例え
ばSGS-Thomson 社 (フランス) から販売されているHCMO
S5という登録商標のもとで入手可能な、シプロット- マ
スク(siprot-mask)(珪化物保護マスク) によって、ゲー
ト2 は保護される。このマスクは、ゲートをポストメタ
ライゼーション(post-metalisation) から保護するもの
である。ポストメタライゼーションは、施行が許されれ
ば、容認できないほど低レベル (すなわち1 Ω/ □未
満) までゲートの抵抗値を下げる可能性がある。これら
の技術は、アナログ集積回路の製造では一般に使用され
ているものである。
【００３１】図4 の回路には、全般を通じて参照番号7
で示す校正回路が含まれ、この回路は、一対のカレント
ミラートランジスタM b0、M b1を備えた第1 のカレント
ミラー(Tb 、M b0、M b1) を有する。これらのミラート
ランジスタのうちの第1 のトランジスタM b1は、校正入
力電流I ca1 からDC校正シンク電流(IG2) を発生させ
る。第2 のミラートランジスタM b0はDC電流を発生さ
せ、この電流は第2 のカレントミラー(Tc 、Mc) によっ
て利用されてDC校正ソース電流(IG1) を発生させる(但
し、I G1=IG2=IG ) 。校正電流(Ica1)は図2 に例示され
ているようなD/A 変換器8 によって発生される。この校
正回路によって、高出力インピーダンス電流ソースなら
びにシンクがMOSFETのゲート2 に対して与えられる。
で示す校正回路が含まれ、この回路は、一対のカレント
ミラートランジスタM b0、M b1を備えた第1 のカレント
ミラー(Tb 、M b0、M b1) を有する。これらのミラート
ランジスタのうちの第1 のトランジスタM b1は、校正入
力電流I ca1 からDC校正シンク電流(IG2) を発生させ
る。第2 のミラートランジスタM b0はDC電流を発生さ
せ、この電流は第2 のカレントミラー(Tc 、Mc) によっ
て利用されてDC校正ソース電流(IG1) を発生させる(但
し、I G1=IG2=IG ) 。校正電流(Ica1)は図2 に例示され
ているようなD/A 変換器8 によって発生される。この校
正回路によって、高出力インピーダンス電流ソースなら
びにシンクがMOSFETのゲート2 に対して与えられる。
【００３２】ミラートランジスタMaの抵抗性のゲート2
を通るゲート校正電流I G はFET チャネルの幅W にわた
って電圧勾配を引き起こす原因となる。この勾配は、入
力電流Iin の結果として生じ、チャネル幅W を有効に修
正する正常なゲートバイアス電圧上に重畳される。した
がってゲート校正電流I G の変化は出力電流Ioutを変化
させる。しかし、そのチャネル幅に対するゲート校正電
流の影響は比較的小さいため、ゲート電流 (すなわち 5
0 μA)の相対的粗調節は、出力電流Ioutの細密調節を結
果として生じる。良好な校正を行うためには、D/A 変換
器8 が特に高い精度を持つ必要はなく、3 又は4 ビット
変換器で十分であることは明らかであろう。ゲート校正
電流をミラートランジスタMaに印加することによってカ
レントミラーの精密な校正すなわちトリミングを行うこ
とが可能となり、精密に画定された基準電流を発生させ
ることができる。
を通るゲート校正電流I G はFET チャネルの幅W にわた
って電圧勾配を引き起こす原因となる。この勾配は、入
力電流Iin の結果として生じ、チャネル幅W を有効に修
正する正常なゲートバイアス電圧上に重畳される。した
がってゲート校正電流I G の変化は出力電流Ioutを変化
させる。しかし、そのチャネル幅に対するゲート校正電
流の影響は比較的小さいため、ゲート電流 (すなわち 5
0 μA)の相対的粗調節は、出力電流Ioutの細密調節を結
果として生じる。良好な校正を行うためには、D/A 変換
器8 が特に高い精度を持つ必要はなく、3 又は4 ビット
変換器で十分であることは明らかであろう。ゲート校正
電流をミラートランジスタMaに印加することによってカ
レントミラーの精密な校正すなわちトリミングを行うこ
とが可能となり、精密に画定された基準電流を発生させ
ることができる。
【００３３】デジタルの校正電流値はD/A 変換器8 によ
ってメモリ9 から読み取られる。典型的には、この値は
工場セットアップ段階中に決定され、正しい出力電流Io
utが得られるまで校正電流I ca1 が調節される。次いで
対応するデジタル値がメモリ9 に書き込まれる。
ってメモリ9 から読み取られる。典型的には、この値は
工場セットアップ段階中に決定され、正しい出力電流Io
utが得られるまで校正電流I ca1 が調節される。次いで
対応するデジタル値がメモリ9 に書き込まれる。
【００３４】図2 を参照しながら上述したように、複数
個のミラートランジスタを持つカレントミラーを用いて
D/A 変換器を構成することができる。各々のミラートラ
ンジスタが1 セットの並列接続トランジスタ素子によっ
て順番に提供される。これは図6 にもっと詳細に例示さ
れており、D/A 変換器のMSB に対応するミラートランジ
スタM3のみが、8 つの個々のトランジスタ素子10に「分
解されて」示されている。M3の校正を可能にするため
に、図4 に示すような校正回路7 をトランジスタ素子10
の1 つのゲート領域にわたって接続することもできる。
しかし、図6 に示すように、いくつかのトランジスタ素
子 (この場合3 つ) のゲート領域を直列に接続し、3 つ
の素子全部に校正電流I G を流すことによって、より大
きなレベルの調節を行うことが可能である。個々のトラ
ンジスタ素子のアスペクト比(W/L)が例えば20μ/10 μ
で、珪化されていないポリシリコンの固有抵抗値が100
Ω/□の場合、珪化されていないゲートの抵抗値は200
Ωであるから、3 つの直列接続ゲート領域の全体抵抗値
は600 Ωとなる。この結果、50uAの校正電流で30mVの電
圧降下がゲートにわたって生じる。このアプローチを4
、5 あるいは8 つのゲート素子10の全てにまで拡張し
て、校正範囲をずっと大きく増加させることができる。
個のミラートランジスタを持つカレントミラーを用いて
D/A 変換器を構成することができる。各々のミラートラ
ンジスタが1 セットの並列接続トランジスタ素子によっ
て順番に提供される。これは図6 にもっと詳細に例示さ
れており、D/A 変換器のMSB に対応するミラートランジ
スタM3のみが、8 つの個々のトランジスタ素子10に「分
解されて」示されている。M3の校正を可能にするため
に、図4 に示すような校正回路7 をトランジスタ素子10
の1 つのゲート領域にわたって接続することもできる。
しかし、図6 に示すように、いくつかのトランジスタ素
子 (この場合3 つ) のゲート領域を直列に接続し、3 つ
の素子全部に校正電流I G を流すことによって、より大
きなレベルの調節を行うことが可能である。個々のトラ
ンジスタ素子のアスペクト比(W/L)が例えば20μ/10 μ
で、珪化されていないポリシリコンの固有抵抗値が100
Ω/□の場合、珪化されていないゲートの抵抗値は200
Ωであるから、3 つの直列接続ゲート領域の全体抵抗値
は600 Ωとなる。この結果、50uAの校正電流で30mVの電
圧降下がゲートにわたって生じる。このアプローチを4
、5 あるいは8 つのゲート素子10の全てにまで拡張し
て、校正範囲をずっと大きく増加させることができる。
【００３５】図7 は、図6 のミラートランジスタM3の上
位4 つのトランジスタ素子10を示すもので、低抵抗のゲ
ートのみを使用できるように改変したものである。上述
したように、MOSFETゲートの抵抗値が低い場合、比較的
小さな電圧降下しかゲートにわたって発生しない。しか
し、補償電流I G が流れるゲート領域 (すなわちこの上
位3 つのトランジスタ素子の領域) を抵抗11と接続する
ことによって、補償電流はこれらのゲート領域の各々に
固定バイアス電圧を引き起こすようになる。このバイア
ス電圧は補償電流I G の大きさによって決まる。したが
って、補償電流I G を変更することによって、抵抗接続
されたトランジスタ素子の有効チャネル幅を修正するこ
とができる。実際問題として、線形領域で作動する各MO
SFETと図7 の各抵抗とを結合することが望ましい。とい
うのは、これらのMOSFETは例えば抵抗器と比べると比較
的小さいチップ面積しか占有しないからである。
位4 つのトランジスタ素子10を示すもので、低抵抗のゲ
ートのみを使用できるように改変したものである。上述
したように、MOSFETゲートの抵抗値が低い場合、比較的
小さな電圧降下しかゲートにわたって発生しない。しか
し、補償電流I G が流れるゲート領域 (すなわちこの上
位3 つのトランジスタ素子の領域) を抵抗11と接続する
ことによって、補償電流はこれらのゲート領域の各々に
固定バイアス電圧を引き起こすようになる。このバイア
ス電圧は補償電流I G の大きさによって決まる。したが
って、補償電流I G を変更することによって、抵抗接続
されたトランジスタ素子の有効チャネル幅を修正するこ
とができる。実際問題として、線形領域で作動する各MO
SFETと図7 の各抵抗とを結合することが望ましい。とい
うのは、これらのMOSFETは例えば抵抗器と比べると比較
的小さいチップ面積しか占有しないからである。
【００３６】図6 の構成は、基準トランジスタがミラー
トランジスタ素子に与える基準電圧を低下させる。正負
両方の校正を行うためには、校正回路7 を改変して選択
的に正または負の校正電流を提供するようにする必要が
ある。あるいは、補償が常に負の方向になるようにまた
は正の方向になるように、出力電流が所要の電流を超過
することを保証するためにトランジスタ素子の数を選択
する。このようにして、負又は正の校正電流のみが必要
とされる。
トランジスタ素子に与える基準電圧を低下させる。正負
両方の校正を行うためには、校正回路7 を改変して選択
的に正または負の校正電流を提供するようにする必要が
ある。あるいは、補償が常に負の方向になるようにまた
は正の方向になるように、出力電流が所要の電流を超過
することを保証するためにトランジスタ素子の数を選択
する。このようにして、負又は正の校正電流のみが必要
とされる。
【００３７】D/A 変換器のMSB に対して校正を行うこと
は特に望ましい。なぜなら、共通重心法を使用してチッ
プの幾何学的構成を決定するとき、MSB トランジスタを
構成するトランジスタ素子は周辺部に存在しがちとなる
からである。しかし、上述の校正はそれらのトランジス
タの中の他のトランジスタやそれらのトランジスタの1
つ又はそれ以上のトランジスタ素子に対して適用するこ
とができる。
は特に望ましい。なぜなら、共通重心法を使用してチッ
プの幾何学的構成を決定するとき、MSB トランジスタを
構成するトランジスタ素子は周辺部に存在しがちとなる
からである。しかし、上述の校正はそれらのトランジス
タの中の他のトランジスタやそれらのトランジスタの1
つ又はそれ以上のトランジスタ素子に対して適用するこ
とができる。
【００３８】上述の実施例がいわゆる「単純な」カレン
トミラーにのみ関するものであったのに対して、本発明
は、「カスコード形」カレントミラーのような、他のタ
イプのカレントミラーを補償するために適用することが
できる。
トミラーにのみ関するものであったのに対して、本発明
は、「カスコード形」カレントミラーのような、他のタ
イプのカレントミラーを補償するために適用することが
できる。
【００３９】本発明のさらにもう一つ別の応用例を例示
するために、一対のMOSFET D1 とD2、一対の抵抗R1、
R2、及びバイアス電流Ibias を提供する定電流源を有す
る単純な差動増幅器を図8 に示す。上述のように (図
5)、FET D1は抵抗性のゲートと一対の校正電流ゲート接
点部を備えている。校正電流(IG1=IG2) は、これらの接
点部を介してゲートを通り、現在のオフセット値に対し
て差動増幅器を補償することができる。
するために、一対のMOSFET D1 とD2、一対の抵抗R1、
R2、及びバイアス電流Ibias を提供する定電流源を有す
る単純な差動増幅器を図8 に示す。上述のように (図
5)、FET D1は抵抗性のゲートと一対の校正電流ゲート接
点部を備えている。校正電流(IG1=IG2) は、これらの接
点部を介してゲートを通り、現在のオフセット値に対し
て差動増幅器を補償することができる。
【００４０】精密に画定された電流を発生させるために
用いられ、カレントミラー及び／又はデジタル・アナロ
グ変換器での使用に限定されない任意のMOSFETを校正す
るために、本発明を適用することができることを当業者
は理解するであろう。例えば、差動増幅器と比較器で使
用される各MOSFETを校正するために本発明を適用するこ
とができる。校正は、工場セットアップ段階中にデジタ
ルメモリに格納されている決定された校正電流値を用い
て行われうる。あるいは、例えば、このトランジスタを
用いるデバイスをオンとする度毎に、又は、デバイスの
作動中定期的な間隔で、補償電流値の決定を行うことが
できる。これによってトランジスタを例えば温度変化に
対して補償することが可能となる。A/D 変換器を構成す
るために上述のD/A 変換器を使用することができること
も理解されうる。
用いられ、カレントミラー及び／又はデジタル・アナロ
グ変換器での使用に限定されない任意のMOSFETを校正す
るために、本発明を適用することができることを当業者
は理解するであろう。例えば、差動増幅器と比較器で使
用される各MOSFETを校正するために本発明を適用するこ
とができる。校正は、工場セットアップ段階中にデジタ
ルメモリに格納されている決定された校正電流値を用い
て行われうる。あるいは、例えば、このトランジスタを
用いるデバイスをオンとする度毎に、又は、デバイスの
作動中定期的な間隔で、補償電流値の決定を行うことが
できる。これによってトランジスタを例えば温度変化に
対して補償することが可能となる。A/D 変換器を構成す
るために上述のD/A 変換器を使用することができること
も理解されうる。
【図１】公知のデザインによる単純なカレントミラーを
例示する図である。
例示する図である。
【図２】公知のデザインによる単純な4-ビットデジタル
・アナログ変換器を例示する図である。
・アナログ変換器を例示する図である。
【図３】共通重心法による図２のデジタル・アナログ変
換器のための幾何学的チップレイアウトを例示する図で
ある。
換器のための幾何学的チップレイアウトを例示する図で
ある。
【図４】本発明による校正システムを組み込んだカレン
トミラーを例示する図である。
トミラーを例示する図である。
【図５】図４のカレントミラーのミラートランジスタへ
のゲート接続をより詳細に例示する図である。
のゲート接続をより詳細に例示する図である。
【図６】図２に示すタイプのデジタル・アナログ変換器
に適用した図４の校正システムを例示する図である。
に適用した図４の校正システムを例示する図である。
【図７】図６の校正システムに対する変形例を例示する
図である。
図である。
【図８】差動増幅器に適用した図４の校正回路を例示す
る図である。
る図である。
1 …カレントミラー 2 …ミラートランジスタMaのゲート 3 …ミラートランジスタMaのソース 4 …ミラートランジスタMaのドレイン 5,6 …一対のゲート接続部 7 …校正回路（校正ソースならびにシンク） 8 …D/A 変換器 9 …メモリ
Claims (21)
- 【請求項１】 ソース(3) 、ドレイン(4) 、及びゲート
(2) を有する電界効果トランジスタ(M、D)を含む電気回
路において、前記回路が、 トランジスタゲート(2) のそれぞれの離間配置領域(5、
6)に結合された校正DC電流ソース(7) ならびに校正DC電
流シンク(7) を含み、使用時に、前記離間配置領域間の
ゲート(2) を通してDC校正電流が実質的に通過すること
を特徴とする回路。 - 【請求項２】 トランジスタゲート(2) が10Ω/ □より
大きい抵抗値を持つことを特徴とする請求項1 に記載の
回路。 - 【請求項３】 トランジスタゲートが珪化されていない
ポリシリコンからなることを特徴とする請求項1 又は2
に記載の回路。 - 【請求項４】 前記校正ソースならびにシンク(7) がほ
ぼ同一のDC電流をソースしシンクするようにされている
ことを特徴とする請求項1 に記載の回路。 - 【請求項５】 前記校正ソースならびにシンク(7) が変
換器(8) を有する請求項4 に記載の回路において、前記
デジタル・アナログ変換器(8) が一対のカレントミラー
を介してそれぞれのゲート領域に結合されていることを
特徴とする回路。 - 【請求項６】 前記電界効果トランジスタ(M3)が、一緒
に結合された複数個のトランジスタ素子(10)で構成さ
れ、前記トランジスタゲートが前記トランジスタ素子(1
0)に共通のゲートまたは1 セットの結合されたゲート領
域を有することを特徴とする請求項1 に記載の回路。 - 【請求項７】 前記2 つの離間配置領域(5,6) がトラン
ジスタ素子(10)のうちの1 つのゲート領域上に設けられ
ることを特徴とする請求項6 に記載の回路。 - 【請求項８】 独立した校正DC電流ソースならびにシン
ク(7) が2 つ以上のゲート領域のそれぞれの離間配置領
域(5,6) に結合され、対応するトランジスタ素子(10)が
独立に校正されることを特徴とする請求項7 に記載の回
路。 - 【請求項９】 前記離間配置領域(5,6) の第1 の領域が
ゲート領域の第1 の領域上に設けられ、もう一方の離間
配置領域がゲート領域の第2 の領域上に設けられること
を特徴とする請求項6 に記載の回路。 - 【請求項１０】 前記第1 及び第2 の領域及び任意の介
在するゲート領域がそれぞれの抵抗性の素子と直列に結
合され、使用時に、対応するトランジスタ素子(10)が異
なる作動点でバイアスされることを特徴とする請求項9
に記載の回路。 - 【請求項１１】 基準電界効果トランジスタ(T) と少な
くとも1 つのミラー電界効果トランジスタ(M) とを有
し、前記トランジスタのうちの少なくとも1 つが請求項
1 に記載の電気回路内に配置されるカレントミラーにお
いて、 定電流源(7) が基準トランジスタに結合され、使用時
に、基準電流(Iin) が前記基準トランジスタ(T) に給電
され、1 つのミラートランジスタ又は各ミラートランジ
スタ(M) 内にミラー電流(Iout)を発生させることを特徴
とするカレントミラー。 - 【請求項１２】 前記電気回路の一部を形成する前記ト
ランジスタがカレントミラートランジスタ(M) であるこ
とを特徴とする請求項11に記載のカレントミラー。 - 【請求項１３】 前記電界効果トランジスタが金属酸化
物半導体FET (MOSFET)であることを特徴とする請求項11
又は12に記載のカレントミラー。 - 【請求項１４】 請求項11に記載のカレントミラーを有
し、1 つのミラートランジスタまたは各ミラートランジ
スタ(M) が1 つの変換ビットに対応することを特徴とす
るデジタル・アナログ変換器。 - 【請求項１５】 請求項14に記載のデジタル・アナログ
変換器において、前記変換器の幾何学的構成が共通重心
法によって決定され、前記DC校正電流ソースならびにシ
ンク(7) が最上位変換ビットに対応する少なくとも前記
トランジスタに結合されることを特徴とするデジタル・
アナログ変換器。 - 【請求項１６】 ソース、ドレイン、及びゲートを有す
る電界効果トランジスタの作動方法において、前記方法
が、前記トランジスタゲートの第1 の領域へのDC校正電
流の入力及び前記ゲートの第2 の領域からのDC校正電流
の抽出を含み、前記第1 及び第2 の領域が互いに離間し
て配置され、前記トランジスタの作動エラーを補償する
ために前記校正電流が決定されることを特徴とする方
法。 - 【請求項１７】 ソース、ドレイン及びゲートを持ち、
請求項1 に記載の電気回路の一部を形成する電界効果ト
ランジスタの校正方法において、前記方法が、 ON状態にするように前記トランジスタにバイアスをかけ
るステップと、 前記トランジスタのソース/ ドレイン電流をモニターす
るステップと、 前記校正ソースならびにドレインに印加した前記DC校正
電流を調節して、所望のソース/ ドレイン電流を供給す
るステップと、 を含むことを特徴とする方法。 - 【請求項１８】 基準電界効果トランジスタ及び少なく
とも1 つのミラー電界効果トランジスタを有し、各トラ
ンジスタがソース、ドレイン及びゲートを持つカレント
ミラーの作動方法において、前記方法が、 1 つのミラートランジスタ又は各ミラートランジスタ内
にミラー電流を発生させるために、基準トランジスタの
ソース又はドレインに定電流を印加するステップと、 前記トランジスタの少なくとも1 つのゲートの第1 の領
域にDC校正電流を入力し、同じトランジスタのゲートの
第2 の領域からDC校正電流を抽出するステップであっ
て、前記第1 及び第2 の領域が互いに離間して配置され
ているものと、 前記入力され、抽出された校正電流を調節して、ミラー
電流をトリムするステップと、 を含むことを特徴とする方法。 - 【請求項１９】 前記入力され、抽出されたDC校正電流
が実質的に同一の大きさであることを特徴とする請求項
18に記載の方法。 - 【請求項２０】 前記方法が、少なくとも1 つのミラー
トランジスタのゲートへのDC校正電流の入力、及び少な
くとも1 つのミラートランジスタのゲートからのDC校正
電流の抽出を含むことを特徴とする請求項18又は19に記
載の方法。 - 【請求項２１】 前記ミラーが、共通のゲートを持つ2
つ以上のミラートランジスタを有し、前記方法が前記共
通のゲート中へ単一の校正電流を入力し、前記共通のゲ
ートから該電流を抽出することを含むことを特徴とする
請求項18に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI973574A FI103617B (fi) | 1997-09-01 | 1997-09-01 | Kanavatransistorit |
| FI973574 | 1997-09-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186909A true JPH11186909A (ja) | 1999-07-09 |
Family
ID=8549462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245699A Pending JPH11186909A (ja) | 1997-09-01 | 1998-08-31 | 電界効果トランジスタを含む電気回路及び該トランジスタの校正方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6181194B1 (ja) |
| EP (1) | EP0899645A3 (ja) |
| JP (1) | JPH11186909A (ja) |
| FI (1) | FI103617B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003248459A (ja) * | 2002-01-09 | 2003-09-05 | Lg Electronics Inc | 電流書き込み型ａｍｏｅｌディスプレイパネル用データ駆動回路 |
| US7662341B2 (en) | 2002-10-14 | 2010-02-16 | Infineon Technologies Ag | Sensor arrangement and method for operating a sensor arrangement |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202459B1 (en) * | 2000-10-26 | 2006-05-10 | Fujitsu Limited | Segmented circuitry |
| DE60119476T2 (de) * | 2000-10-26 | 2006-11-23 | Fujitsu Ltd., Kawasaki | Segmentierte Schaltungsanordnung |
| US7750695B2 (en) * | 2004-12-13 | 2010-07-06 | Mosaid Technologies Incorporated | Phase-locked loop circuitry using charge pumps with current mirror circuitry |
| DE102005039138B4 (de) | 2005-08-18 | 2012-07-12 | Infineon Technologies Ag | Mittels eines Widerstandes programmierbare und eine Referenzstromquelle aufweisende Schaltung |
| EP2032236B1 (en) * | 2006-05-17 | 2014-09-10 | Thiosolv, L.L.C. | Process for treating a gas stream |
| US7655211B2 (en) * | 2006-08-23 | 2010-02-02 | ThioSolv, LLC | Process for producing ammonium thiosulfate |
| US8493251B2 (en) * | 2011-07-28 | 2013-07-23 | Fujitsu Semiconductor Limited | Self-calibrated DAC with reduced glitch mapping |
| US10496115B2 (en) | 2017-07-03 | 2019-12-03 | Macronix International Co., Ltd. | Fast transient response voltage regulator with predictive loading |
| US10860043B2 (en) | 2017-07-24 | 2020-12-08 | Macronix International Co., Ltd. | Fast transient response voltage regulator with pre-boosting |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1572934A (ja) * | 1967-10-09 | 1969-06-27 | ||
| US4540952A (en) * | 1981-09-08 | 1985-09-10 | At&T Bell Laboratories | Nonintegrating receiver |
| US4602170A (en) * | 1983-09-08 | 1986-07-22 | International Business Machines Corporation | Resistive gate field effect transistor logic family |
| US4871251A (en) * | 1987-04-27 | 1989-10-03 | Preikschat F K | Apparatus and method for particle analysis |
| FI89838C (fi) | 1990-08-30 | 1993-11-25 | Nokia Mobile Phones Ltd | Dynamiskt spaenningsintegreringsfoerfarande samt kopplingar foer utfoerande och tillaempande av foerfarandet |
| FI88567C (fi) | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
| FI88837C (fi) | 1991-08-15 | 1993-07-12 | Nokia Mobile Phones Ltd | Frekvensdividering med udda tal och decimaltal |
| GB9204434D0 (en) * | 1992-02-27 | 1992-04-15 | Sec Dep For The Defence | Differential amplifier |
| US5289059A (en) | 1992-06-05 | 1994-02-22 | Nokia Mobile Phones, Ltd. | Switched capacitor decimator |
| FI95980C (fi) | 1992-09-04 | 1996-04-10 | Nokia Mobile Phones Ltd | Menetelmä ja kytkentäjärjestely ajan mittaamiseksi tarkasti epätarkalla kellolla |
| FI93684C (fi) | 1993-04-23 | 1995-05-10 | Nokia Mobile Phones Ltd | Menetelmä signaalin käsittelemiseksi ja menetelmän mukainen signaalinkäsittelypiiri |
| US5430670A (en) * | 1993-11-08 | 1995-07-04 | Elantec, Inc. | Differential analog memory cell and method for adjusting same |
| US5581776A (en) | 1995-02-03 | 1996-12-03 | Nokia Mobile Phones Limited | Branch control system for rom-programmed processor |
| JPH08288762A (ja) | 1995-04-14 | 1996-11-01 | Asahi Kasei Micro Syst Kk | 差動・シングルエンド変換回路 |
| JP3163232B2 (ja) | 1995-04-14 | 2001-05-08 | 松下電工株式会社 | 基準電圧発生回路 |
| FI953433A (fi) * | 1995-07-14 | 1997-01-15 | Nokia Mobile Phones Ltd | Kaksiulotteista hilarakennetta käyttävä kanavatransistori ja sen käyttäminen signaalin prosessointiin |
| JPH0934573A (ja) | 1995-07-21 | 1997-02-07 | Fuji Electric Co Ltd | 起動回路 |
-
1997
- 1997-09-01 FI FI973574A patent/FI103617B/fi active
-
1998
- 1998-08-13 EP EP98115254A patent/EP0899645A3/en not_active Withdrawn
- 1998-08-13 US US09/133,240 patent/US6181194B1/en not_active Expired - Fee Related
- 1998-08-31 JP JP10245699A patent/JPH11186909A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003248459A (ja) * | 2002-01-09 | 2003-09-05 | Lg Electronics Inc | 電流書き込み型ａｍｏｅｌディスプレイパネル用データ駆動回路 |
| US7662341B2 (en) | 2002-10-14 | 2010-02-16 | Infineon Technologies Ag | Sensor arrangement and method for operating a sensor arrangement |
Also Published As
| Publication number | Publication date |
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