JPH02183622A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路に関し、特に、半導体集積回路
中の信号遅延回路の改良に関する。

（従来の技術） 多くの半導体集積回路では、信号伝達に於ける遅延時間
を調節するために、複数個のインバータが縦続接続され
たいわゆるインバータチェーンとコンデンサとを組み合
わせた回路が利用されている。従来の半導体集積回路に
於けるこの種の回路の一例を第３図に示す、第３図の回
路では２個のインバータ１１．１２が縦続接続されてい
る。インバータ１１とインバータ１２とを結ぶ信号線Ｌ
２にｎ個のコンデンサ３．〜３．．の一端が接続されて
いる。コンデンサ３．〜３，１の他端は全て接地されて
いる。コンデンサ３．〜３．ｌは通常、眉間絶縁膜を利
用して形成される。

第３図の回路の動作を説明する。前段のインバータ１１
に対する入力電圧がローレベル（Ｌ）からハイレベル（
Ｈ）に変化すると、信号線Ｌ２の電圧はコンデンサ３．
〜３．．の放電に伴って低下してゆく、信号線Ｌ２の電
圧が後段のインバータ１２のしきい値電圧を下回ると、
インバータ１２の出力電圧はしからＨに変化する。この
ようにして、信号の遅延が達成される。

コンデンサ３１〜３ｏの数によってトータルの容量が定
まるので、コンデンサの数を変えることによって遅延時
間を調節することができる０例えば、コンデンサ３１〜
３．、の数を減らせば、信号線Ｌ２の電圧の低下の速さ
が増大し、遅延時間が短縮される。

（発明が解決しようとする課題） しかしながら、従来では上述したようなコンデンサの数
はメタルパターンの変更によって調節されていた。この
ため、作製された半導体集積回路の特性を調べて遅延時
間を微妙に調整するためには、異なる数のコンデンサを
形成するための多くのメタル用マスクを用意し、それら
のマスクを用いて多種類のウェハを作製する必要があっ
た。このように、従来では、遅延時間の調節に多大な時
間及びコストが費やされるという問題があった。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、多種類のウェハを作製するこ
となく回路内部での遅延時間の調節を行うことができる
半導体４Ａ積回路を提供することにある。

（課題を解決するための手段） 本発明の半導体集積回路は、複数の縦続接続されたイン
バータ、該インバータ同士を接続する信号線に一端が接
続された１個以上の切断可能なフユーズ、及び一端が該
フユーズの他端にそれぞれ接続され、他端が固定電圧源
に接続されたコンデンサを備えており、そのことにより
上記目的が達成される。

（作用） 本発明の半導体集積回路に於いては、コンデンサが切断
可能なフユーズを介してインバータ同士を結合する信号
線に接続されている。半導体集積回路の製造工程の終了
後に該フユーズを電気的手段又はレーザ等の適切な手段
によって切断することによって、該信号線に接続される
コンデンサの数が変化し、そのことによって遅延時間が
調節される。

（実施例） 本発明を実施例について以下に説明する。

第１図に本発明の一実施例の要部の回路図を示す。第１
図の回路では２個のインバータ１１．１２が縦続接続さ
れている。前段のインバータ１１には信号線Ｌ１を介し
てＨ又はＬの２値信号が入力される。インバータ１１の
出力は、インバータ１１と後段のインバータ１２とを接
続する信号線Ｌ２を介してインバータ１２に入力される
。インバータ１２の出力は信号線Ｌ３を介して後続の回
路に入力される。信号線Ｌ２には、ｎ個のフユーズ２．
〜２ｏの一方の端子が接続されている。フユーズ２１〜
２ｎとしては、トランジスタのゲート電極を形成するた
めのポリシリコンを用いるのが好適である。このような
フユーズ２１〜２．、は、電気的手段やレーザ等の手段
を用いて切断することができる。フユーズ２．〜２．．
の他方の各端子には、コンデンサ３１〜３．、の一方の
端子がそれぞれ接続されている。コンデンサ３１〜３ｎ
の他方の端子は全て接地されている。コンデンサ３．〜
３ｏは好ましくは眉間絶縁膜を利用して形成される。コ
ンデンサ３１〜３ｎの接地されている端子は適切な他の
固定電圧源に接続されてもよい。

本実施例の半導体集積回路では、その製造工程が終了し
た後に、フユーズ２１〜２ｏを選択的に切断して、コン
デンサ３．〜３．．の内の信号線Ｌ２に電気的に接続さ
れるコンデンサの数を変化させることによって、信号線
Ｌ３上の信号の信号１１Ｌ１上の信号に対する遅延時間
を調節することができる。

ｎ＝３の場合、即ちフユーズ及びコンデンサの数が共に
３個の場合について、第１図の回路の信号線Ｌ１、Ｌ２
及びＬ３の電圧の変化の様子を第２図に例示する。第２
図は上記信号線の電圧の変化の概略を示すものであり、
第１図の回路の動作特性を厳密に示すものではない。

３個のフユーズ２．〜２．の何れもが切断されていない
場合には、３個のコンデンサ３１〜３．の全てが信号線
Ｌ２に電気的に接続されている。この場合に、インバー
タ１１に対する入力電圧Ｖ１が第２し１に示すようにＬ
からＨに変化すると、信号線Ｌ２の電圧Ｖ２はコンデン
サ３．〜３３が放電するに伴って第２図に実線で示すよ
うにＨからＬに変化してゆ＜、を圧■２がインバータ１
２のしきい値電圧Ｖｒ１．ｌを下回ると、インバータ１
２の出力電圧Ｖ３は第２図に実線で示すように、インバ
ータ１１に対する入力電圧■１より時間Ｔ３だけ遅れて
ＬからＨに変化する。

フユーズ２．〜２３の内の１個のフユーズが切断されて
いる場合には、切断されていないフユーズに接続されて
いる２個のコンデンサが信号線Ｌ２に電気的に接続され
ている。電圧ｖ１がＬがらＨに変化すると、電圧Ｖ２は
上記２個のコンデンサの放電に伴って、第２図に破線で
示すように、３個のコンデンサが全て信号線Ｌ２に電気
的に接続されている場合よりも急速にＨからしに変化し
てゆく、電圧■３は、電圧■２がＶＴ）Ｉを下回ると、
第２図に破線で示すようにＬがらＨに変化する。

この場合の遅延時間はＴ２であり、３個のコンデンサ３
．〜３３の全てが信号線Ｌ２に電気的に接続されている
場合よりも短くなる。

フユーズ２．〜２３の内の２個のフユーズが切断された
場合には、電圧Ｖ２及びｖ３は第２図に２点鎖線で示す
ように変化する。この場合には、遅延時間はＴ１であり
、Ｔ２よりも更に短くなる。

３個のフユーズ２１〜２３の全てを切断した場合には、
遅延時間は２個のインバータ１１．１２のゲート遅延時
間の合計にほぼ等しくなる。

このように、それぞれ３個のフユーズ及びコンデンサが
形成されている場合には、遅延時間を４段階に調節する
ことができる。より多くのフユーズ及びコンデンサを形
成することによって、調節可能な遅延時間の幅をより大
きくすることができる。また、コンデンサの形成時にコ
ンデンサの容量を変えることによって、遅延時間の変化
の刻みを調節することができる。

（発明の効゛果） 本発明によれば、異なるメタルパターンを用いて多数の
ウェハを作製することなく、製造工程の終了後に回路内
部に於ける信号の遅延時間を調節することができる半導
体集積回路が提供される。

従って、半導体集積回路の製造に必要な時間や費用を大
幅に削減することができる。また、本発明の半導体！！
：、Ｔｆ１回路では、回路の特性を調べながら遅延時間
を漸次調節することも可能である。

４、　　の。゛ｆ看日 第１図は本発明の一実施例の要部の回路図、第２図は第
１図の回路の各部に於ける電圧の変化の様子を概略的に
示す図、第３図は従来例の要部の回路図である。

１１．１２・・・インバータ、２Ｉ〜２．、・・・フユ
ーズ、３、〜３．．・・・コンデンサ、Ｌ２・・・信号
線。

第１図 以上

Claims (1)

1. 【特許請求の範囲】 １、複数の縦続接続されたインバータ、 該インバータ同士を接続する信号線に一端が接続された
   １個以上の切断可能なフューズ、及び一端が該フューズ
   の他端にそれぞれ接続され、他端が固定電圧源に接続さ
   れたコンデンサ を備えた半導体集積回路。