KR20060011070A - 저전력 소비형 퓨즈 회로 및 이에 대한 퓨징 방법 - Google Patents

저전력 소비형 퓨즈 회로 및 이에 대한 퓨징 방법 Download PDF

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Abstract

저전력 소비형 퓨즈 회로 및 이에 대한 퓨징 방법이 개시된다. 본 발명의 일면에 따른 퓨즈 회로는 복수의 제1 퓨즈들, 스위칭 회로들, 및 복수의 제2 퓨즈들을 구비하는 것을 특징으로 한다. 복수의 제1 퓨즈들은 직렬 연결된 제1 소자들에 각각 병렬로 연결된다. 스위칭 회로들은 직렬 연결된 제2 소자들에 각각 병렬로 연결되고, 스위칭 제어 신호에 응답하여 턴 온 또는 오프된다. 복수의 제2 퓨즈들은 복수의 스위칭 회로들에 각각 직렬 연결된다. 본 발명에 따른 퓨즈 회로 및 이에 대한 퓨징 방법은 퓨즈가 완전히 절단되지 않더라도 정확하게 동작할 수 있고, 전력 소비를 줄일 수 있는 장점이 있다.

Description

저전력 소비형 퓨즈 회로 및 이에 대한 퓨징 방법{Low power consumption fuse circuit and fusing method of the same}
도 1은 종래의 일례에 따른 퓨즈 회로와 저항 회로의 회로도이다.
도 2는 종래의 다른 일례에 따른 퓨즈 회로와 저항 회로의 회로도이다.
도 3은 본 발명의 제1 일실시예에 따른 퓨즈 회로와 저항 회로의 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 퓨즈 회로들과 저항 회로들의 회로도이다.
도 5는 본 발명의 제3 실시예에 따른 퓨즈 회로들과 저항 회로들의 회로도이다.
도 6은 본 발명의 제4 실시예에 따른 퓨즈 회로와 캐패시터 회로의 회로도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치내에서 사용되는 퓨즈 회로에 관한 것이다.
일반적으로, 퓨즈(fuse)는 특정 소자의 입출력 양단에 병렬로 연결되어 상기 특정 소자의 사용 여부를 결정할 때 사용된다. 즉, 상기 퓨즈가 절단(cut)되면, 상기 특정 소자가 동작하게 되고, 상기 퓨즈가 절단되지 않으면, 상기 특정 소자가 동작하게 된다. 이러한 종래의 퓨즈 회로의 일례가 미국 특허 제6,215,336호에 기재되어 있다.
도 1은 종래의 일례에 따른 퓨즈 회로(11)의 회로도로서, 상기 퓨즈 회로(10)가 저항 회로(12)에 적용된 경우가 도시된다. 도 1을 참고하면, 상기 퓨즈 회로(11)는 퓨즈들(F11, F12)을 포함한다. 상기 퓨즈들(F11, F12)은 상기 저항 회로(12)의 저항들(R11, R12)의 양단에 각각 병렬로 연결된다. 상기 저항들(R11, R12)에 의해 내부 전압(VDD)이 분배되고, 그 분배된 전압(V1)이 노드(N11)에서 발생된다. 사용자는 상기 퓨즈들(F11, F12)을 선택적으로 절단함으로써, 상기 전압(V1)을 설정된 목표 값(target value)으로 조절할 수 있다. 그러나 상기 퓨즈 회로(11)는 상기 퓨즈들(F11, F12)의 절단에 의해서만 상기 전압(V1)을 조절할 수 있기 때문에, 상기 전압(V1)의 레벨을 정확하게 조절하는데는 한계가 있다.
도 2는 종래의 다른 일례에 따른 퓨즈 회로(21)와 저항 회로(22)의 회로도이다. 도 2를 참고하면, 상기 퓨즈 회로(21)는 스위칭 회로들(30, 40)과 스위칭 제어 회로들(50, 60)을 포함한다. 상기 스위칭 회로(30)는 인버터(31)와 전송 게이트(32)를 포함하고, 상기 스위칭 회로(40) 역시 인버터(41)와 전송 게이트(42)를 포함한다. 상기 스위칭 제어 회로(50)는 퓨즈(F21)와 NMOS 트랜지스터(51)를 포함하고, 상기 스위칭 제어 회로(60) 역시 퓨즈(F22)와 NMOS 트랜지스터(61)를 포함한 다. 상기 퓨즈 회로(21)에서는 상기 스위칭 회로들(30, 40)의 온 또는 오프 제어가 가능하기 때문에, 노드(N21)에서 발생되는 전압(V2)의 레벨을 정확하게 조절할 수 있다. 그러나 상기 퓨즈 회로(21)는 상기 스위칭 제어 회로들(50, 60)이 연속적으로 전류를 소비하는 단점이 있다. 또, 상기 퓨즈들(F21, F22)의 절단 과정에서 상기 퓨즈들(F21, F22)이 완전히 절단되지 않을 경우, 상기 스위칭 제어 회로들(50, 60)의 노드들(N22, N23)에서 발생되는 스위칭 제어 신호들(S1, S2)이 로직 하이 상태도 아니고 로직 로우 상태도 아닌 중간 정도의 레벨로 될 수 있다. 그 결과 상기 스위칭 회로들(30, 40)의 상기 전송 게이트들(32, 42)이 오동작 할 수 있다.
본 발명이 이루고자하는 기술적 과제는, 동작 성능이 향상된 저전력 소비형 퓨즈 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 동작 성능이 향상된 저전력 소비형 퓨즈 회로에 대한 퓨징 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 퓨즈 회로는 복수의 제1 퓨즈들, 스위칭 회로들, 및 복수의 제2 퓨즈들을 구비하는 것을 특징으로 한다. 복수의 제1 퓨즈들은 직렬 연결된 제1 소자들에 각각 병렬로 연결된다. 스위칭 회로들은 직렬 연결된 제2 소자들에 각각 병렬로 연결되고, 스위칭 제어 신호에 응답하여 턴 온 또는 오프된다. 복수의 제2 퓨즈들은 복수의 스위칭 회로들에 각각 직렬 연결된다. 바람직하게, 제1 및 제2 소자들은 저항들이다.
택일적으로, 복수의 제1 퓨즈들은 병렬 연결된 제1 소자들에 각각 직렬로 연결된다. 복수의 스위칭 회로들은 병렬 연결된 제2 소자들에 각각 직렬로 연결되고, 스위칭 제어 신호에 응답하여 턴 온 또는 오프된다. 복수의 제2 퓨즈들은 복수의 스위칭 회로들에 각각 직렬 연결된다. 바람직하게, 제1 및 제2 소자들은 캐패시터들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 퓨즈 회로는 복수의 제어 신호 입력 회로들 및 복수의 퓨즈 회로들을 구비하는 것을 특징으로 한다. 복수의 제어 신호 입력 회로들은 메인 제어 신호에 기초하여, 복수의 스위칭 제어 신호들을 각각 출력한다. 복수의 퓨즈 회로들은 복수의 소자 회로들 각각과, 복수의 제어 신호 입력 회로들 각각에 하나씩 연결되고, 테스트 모드에서 복수의 스위칭 제어 신호들 각각에 응답하여 복수의 소자 회로들 각각의 임피던스 값을 제1 설정 값으로 유지하고, 각각 퓨징될 때 복수의 소자 회로들의 임피던스 값들을 각각 변경시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 퓨즈 회로의 퓨징 방법은 테스트 모드에서, 스위칭 제어 신호를 인에이블시켜, 복수의 스위칭 회로들을 모두 턴 오프시키는 단계; 출력 노드에서 발생되는 출력 전압이 목표 전압 레벨로 되도록 퓨징 값들을 산출하는 단계; 상기 산출된 퓨징 값들에 따라 제1 및 제2 퓨즈들을 절단하는 단계; 및 노말 동작 모드에서, 상기 스위칭 제어 신호를 디세이블시켜, 상기 복수의 스위칭 회로들을 모두 턴 온시키는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 퓨즈 회로의 퓨징 방법은 테스트 모드에서, 스위칭 제어 신호를 인에이블시켜, 복수의 스위칭 회로들을 모두 턴 오프시키는 단계; 출력 노드에서의 캐패시턴스 값이 목표 값으로 되도록 퓨징 값들을 산출하는 단계; 상기 산출된 퓨징 값들에 따라 제1 및 제2 퓨즈들을 절단하는 단계; 및 노말 동작 모드에서, 상기 스위칭 제어 신호를 디세이블시켜, 상기 복수의 스위칭 회로들을 모두 턴 온시키는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 일실시예에 따른 퓨즈 회로(110)와 저항 회로(120)의 회로도이다. 도 3을 참고하면, 상기 퓨즈 회로(110)는 제1 퓨즈들(Fb1∼FbJ)(J와 K는 정수), 제2 퓨즈들(Fc1∼FcK), 및 스위칭 회로들(SW1∼SWK)을 포함한다. 상기 저항 회로(120)는 제1 저항들(Rb1∼RbJ), 제2 저항들(Rc1∼RcK), 및 제3 저항(Ra)을 포함한다. 상기 제1 퓨즈들(Fb1∼FbJ)은 상기 제1 저항들(Rb1∼RbJ)에 각각 병렬로 연결된다. 상기 스위칭 회로들(SW1∼SWK)은 상기 제2 저항들(Rc1∼RcK)에 각각 병렬로 연결된다. 상기 제2 퓨즈들(Fc1∼FcK)은 상기 스위칭 회로들(SW1∼SWK) 에 각각 직렬로 연결된다. 바람직하게, 상기 제1 및 제2 퓨즈들(Fb1∼FbJ, Fc1∼FcK)은 레이저빔에 의해 절단(cut)되는 레이저 퓨즈들 또는 전기적으로 절단되는 전기적 퓨즈들로 구현될 수 있다. 상기 스위칭 회로들(SW1∼SWK) 각각은 인버터(111)와 전송 게이트(112)를 포함한다. 상기 전송 게이트(112)는 상기 제2 저항들(Rc1∼RcK) 각각에 병렬로 연결된다. 상기 스위칭 회로들(SW1∼SWK)은 스위칭 제어 신호(SCTL)에 응답하여 턴 온되거나 또는 턴 오프된다. 좀 더 상세하게는 상기 스위칭 제어 신호(SCTL)가 로직 로우 상태일 때 턴 온되고, 로직 하이 상태일 때 턴 오프된다. 상기 제1 저항들(Rb1∼RbJ)과 상기 제2 저항들(Rc1∼RcK)은 상호 직렬로 연결되고, 상기 제1 저항(Rb1)에는 내부 전압(VDD)이 인가되고, 상기 제2 저항(RcK)은 출력 노드(D)에 연결된다. 상기 제3 저항(Ra)의 한 쪽 단자는 상기 출력 노드(D)에 연결되고, 다른 쪽 단자는 그라운드 전압에 연결된다. 상기 제1 내지 제3 저항들(Rb1∼RbJ, Rc1∼RcK, Ra)에 의해 상기 내부 전압(VDD)이 분배되고, 상기 출력 노드(D)에서 그 분배된 출력 전압(VO)이 발생된다.
상기 제1 퓨즈들(Fb1∼FbJ) 중 절단되는 제1 퓨즈들의 수가 증가할 때, 상기 출력 전압(V0)이 감소한다. 또, 상기 스위칭 회로들(SW1∼SWK)이 모두 턴 온된 상태에서, 상기 제2 퓨즈들(Fc1∼FcK) 중 절단되는 제2 퓨즈들의 수가 증가할 때, 상기 출력 전압(VO)이 감소한다. 사용자는 상기 제1 및 제2 퓨즈들(Fb1∼FbJ, Fc1∼FcK)을 선택적으로 절단함으로써, 상기 출력 전압(VO)을 원하는 전압 레벨로 조절할 수 있다.
다음으로, 상기 퓨즈 회로(110)의 퓨징 과정을 상세히 설명한다. 먼저, 테스 트 모드에서, 상기 스위칭 제어 신호(SCTL)가 인에이블됨에 따라 상기 스위칭 회로들(SW1∼SWK)의 전송 게이트들(112)이 모두 턴 오프된다. 이 때, 상기 제1 및 제2 퓨즈들(Fb1∼FbJ, Fc1∼FcK)은 모두 절단되지 않은 상태이다. 그 결과 상기 출력 노드(D)에는 상기 제2 및 제3 저항들(Rc1∼RcK, Ra)이 연결된다. 즉, 상기 내부 전압(VDD)이 상기 제1 퓨즈들(Fb1∼FbJ)을 통하여 상기 제2 저항(Rc1)에 인가된다. 그 결과 상기 내부 전압(VDD)이 상기 제2 및 제3 저항들(Rc1∼RcK, Ra)에 의해 분배되고, 그 분배된 전압이 상기 출력 노드(D)에서 상기 출력 전압(V0)으로서 출력된다. 이 때 상기 출력 전압(VO)은 아래의 수학식으로 나타낼 수 있다.
Figure 112004034007484-PAT00001
여기에서, 설명의 편의를 위해 상기 J와 K가 모두 3인 것으로 가정하자. 그러면, 상기 {수학식 1]은 아래의 수학식으로 다시 나타낼 수 있다.
Figure 112004034007484-PAT00002
이 후, 상기 출력 전압(VO)이 상기 출력 노드(D)에서 발생되어야 할 목표 출력 전압 레벨로 되도록 조절하기 위한 퓨징 값(fusing value)들이 산출된다. 상기 퓨징 값들은 상기 제1 퓨즈들(Fb1∼Fb3)을 선택적으로 절단하기 위한 제1 퓨징 값과, 상기 제2 퓨즈들(Fc1∼Fc3)을 선택적으로 절단하기 위한 제2 퓨징 값을 포함한 다. 상기 제1 및 제2 퓨징 값들은 실험에 의해 미리 계산된 값들로서, 테이블화 되어 있다. 사용자는 상기 테이블로부터 상기 제1 및 제2 퓨징 값들을 산출한다.
상기 제1 및 제2 퓨징 값들에 대한 테이블의 일례로서, 아래의 표를 참고하여, 상기 제1 및 제2 퓨징 값들의 산출 과정을 설명하기로 한다.
Va FD1 FD2 FD3 FU1 FU2 FU3
-350㎷ 1 1 1 1 1 1
-300㎷ 1 1 0 1 1 1
-250㎷ 1 0 1 1 1 1
-200㎷ 1 0 0 1 1 1
-150㎷ 0 1 1 1 1 1
-100㎷ 0 1 0 1 1 1
-50㎷ 0 0 1 1 1 1
0 ㎷ 0 0 0 1 1 1
+50㎷ 0 0 0 1 1 0
+100㎷ 0 0 0 1 0 1
+150㎷ 0 0 0 1 0 0
+200㎷ 0 0 0 0 1 1
+250㎷ 0 0 0 0 1 0
+300㎷ 0 0 0 0 0 1
+350㎷ 0 0 0 0 0 0
상기 [표 1]에서, FD1∼FD3은 상기 제1 퓨징 값의 비트들이고, FU1∼FU3은 상기 제2 퓨징 값의 비트들이다. 상기 비트들(FD1∼FD3)이 로직 "1"일 때 상기 제1 퓨즈들(Fb1∼Fb3)이 각각 절단되고, 로직 "0"일 때 상기 제1 퓨즈들(Fb1∼Fb3)이 각각 절단되지 않는다. 이와 유사하게, 상기 비트들(FU1∼FU3)이 로직 "1"일 때, 상기 제2 퓨즈들(Fc1∼Fc3)이 각각 절단되고, 로직 "0"일 때 상기 제2 퓨즈들(Fc1∼Fc3)이 절단되지 않는다. 또, Va는 상기 비트들(FD1∼FD3, FU1∼FU3)의 로직 상태에 따라 변경되는 전압 폭을 나타낸다.
여기에서, 상기 스위칭 회로들(SW1∼SWK)의 전송 게이트들(112)이 모두 턴 오프될 때의 상기 출력 전압(VO)은 상기 [표 1]에서 볼드체(bold)로 표시된 상기 Va가 0㎷일 때의 상기 출력 전압(VO)과 동일하다. 다시 말하면, 상기 스위칭 회로들(SW1∼SWK)의 전송 게이트들(112)이 모두 턴 오프될 때, 상기 제2 퓨즈들(Fc1∼Fc3)이 모두 절단되고, 상기 제1 퓨즈들(Fb1∼Fb3)이 모두 절단되지 않은 것과 동일한 결과가 얻어진다. 예를 들어, 상기 출력 전압(VO)이 2.25V이고, 상기 목표 출력 전압이 2.0V인 것으로 가정하면, 상기 출력 전압(VO)은 250㎷만큼 감소되어야 한다. 따라서 상기 제1 퓨징 값의 비트들(FD1∼FD3)이 "101"로 산출되고, 상기 제2 퓨징 값의 비트들(FU1∼FU3)이 "111"로 산출된다. 결국 상기 제1 퓨즈들(Fb1, Fb3)과 상기 제2 퓨즈들(Fc1∼Fc3)이 절단될 때, 상기 출력 전압(VO)이 상기 목표 출력 전압으로 조절될 수 있다.
이와 반대로, 상기 출력 전압(VO)이 2.25V이고, 상기 목표 출력 전압이 2.5V인 것으로 가정하면, 상기 출력 전압(VO)은 250㎷만큼 증가되어야 한다. 따라서 상기 제1 퓨징 값의 비트들(FD1∼FD3)이 "000"로 산출되고, 상기 제2 퓨징 값의 비트들(FU1∼FU3)이 "010"로 산출된다. 결국 상기 제2 퓨즈(Fc2)가 절단될 때, 상기 출력 전압(VO)이 상기 목표 출력 전압으로 조절될 수 있다.
상기와 같은 테스트 및 퓨징 과정들이 끝나고 실제로 상기 퓨즈 회로(110)와 상기 저항 회로(120)가 특정 반도체 회로에서 동작하는 노말 동작 모드에서, 상기 스위칭 제어 신호(SCTL)를 디세이블시킨다. 상기 스위칭 제어 신호(SCTL)에 응답하여, 상기 스위칭 회로들(SW1∼SWK)의 전송 게이트들(112)이 모두 턴 온된다.
상술한 것과 같이, 상기 스위칭 회로들(SW1∼SWK)이 로직 '하이' 또는 '로우'의 상기 스위칭 제어 신호(SCTL)에 응답하여 동작하므로, 상기 퓨즈 회로(110) 의 소모 전력이 감소될 수 있다. 또, 상기 스위칭 회로들(SW1∼SWK)과 상기 제2 퓨즈들(Fc1∼FcK)이 직렬로 연결되므로, 상기 제2 퓨즈들(Fc1∼FcK)이 완전히 절단되지 않더라도 상기 퓨즈 회로(110)가 오동작 하지 않는다.
도 4는 본 발명의 제2 실시예에 따른 퓨즈 회로들(210)과 저항 회로들(220)의 회로도이다. 도 4를 참고하면, 상기 퓨즈 회로들(210) 각각의 구성 및 구체적인 동작은 도 3에 도시된 상기 퓨즈 회로(110)와 실질적으로 동일하므로 이에 대한 상세한 설명은 생략된다. 또, 상기 저항 회로들(220) 각각의 구성 및 구체적인 동작은 도 3에 도시된 상기 저항 회로(120)와 실질적으로 동일하므로 이에 대한 상세한 설명 역시 생략된다.
상기 퓨즈 회로들(210) 각각에는 제어 신호 입력 회로들(230)이 하나씩 연결된다. 바람직하게, 상기 제어 신호 입력 회로들(230)은 NAND 게이트들로 구현될 수 있다. 상기 제어 신호 입력 회로들(230)은 메인 제어 신호(MCTL)와 복수의 내부 제어 신호들(ICTL1∼ICTLP)(P는 정수)에 각각 응답하여 스위칭 제어 신호들(SCTL1∼SCTLP)을 각각 출력한다. 좀 더 상세하게는, 상기 메인 제어 신호(MCTL)와 상기 복수의 내부 제어 신호들(ICTL1∼ICTLP)이 모두 인에이블 될 때, 상기 제어 신호 입력 회로들(230)이 스위칭 제어 신호들(SCTL1∼SCTLP)을 각각 디세이블시킨다. 또, 상기 메인 제어 신호(MCTL)와 상기 복수의 내부 제어 신호들(ICTL1∼ICTLP)이 모두 디세이블 되거나 또는 어느 하나만 인에이블 될 때, 상기 제어 신호 입력 회로들(230)이 스위칭 제어 신호들(SCTL1∼SCTLP)을 각각 인에이블시킨다. 상기 퓨즈 회로들(210)의 스위칭 회로들(SW1∼SWK)은 상기 스위칭 제어 신호들(SCTL1∼SCTLP)에 각각 응답하여 턴 온 또는 오프 된다. 좀 더 상세하게는, 상기 스위칭 제어 신호들(SCTL1∼SCTLP)이 인에이블 될 때 상기 스위칭 회로들(SW1∼SWK)이 턴 오프 되고, 상기 스위칭 제어 신호들(SCTL1∼SCTLP)이 디세이블 될 때 상기 스위칭 회로들(SW1∼SWK)이 턴 온 된다.
다음으로, 상기 퓨즈 회로들(210)에 대한 퓨징 과정을 상세히 설명한다. 상기 메인 제어 신호(MCTL)와 상기 복수의 내부 제어 신호들(ICTL1∼ICTLP)이 모두 디세이블 될 때, 상기 복수의 제어 신호 입력 회로들(230)이 상기 스위칭 제어 신호들(SCTL1∼SCTLP)을 각각 인에이블시킨다. 상기 스위칭 제어 신호들(SCTL1∼SCTLP)에 응답하여 상기 퓨즈 회로들(210)의 상기 스위칭 회로들(SW1∼SWK)이 턴 오프 된다. 이 후, 상기 저항 회로들(220)로부터 출력되는 출력 전압들(VO1∼VOP)이 각각 목표 출력 전압 레벨들로 조절되도록, 상기 퓨즈 회로들(210)의 퓨징 값들을 산출한다. 상기 퓨징 값들의 산출 과정은 상술한 것과 유사하므로 생략된다. 이 후, 산출된 퓨징 값들에 따라 상기 퓨즈 회로들(210)의 상기 제1 및 제2 퓨즈들(Fb1∼FbJ, Fc1∼FcK)을 선택적으로 절단한다. 다음으로, 상기 저항 회로들(220)과 상기 퓨즈 회로들(210)이 실제로 동작하는 노말 동작 모드에서, 상기 복수의 내부 제어 신호들(ICTL1∼ICTLP)과 상기 메인 제어 신호(MCTL)를 모두 인에이블시킨다. 상기 복수의 내부 제어 신호들(ICTL1∼ICTLP)과 상기 메인 제어 신호(MCTL)에 각각 응답하여, 상기 제어 신호 입력 회로들(230)이 스위칭 제어 신호들(SCTL1∼SCTLP)을 각각 디세이블시킨다. 상기 스위칭 제어 신호들(SCTL1∼SCTLP)에 응답하여, 상기 스위칭 회로들(SW1∼SWK)은 턴 온 된다.
택일적으로, 상기 노말 동작 모드에서, 상기 내부 신호들(ICTL1∼ICTLP) 중 일부만 인에이블시키고 나머지들은 디세이블시킴으로써, 상기 퓨즈 회로들(210) 중 일부의 스위칭 회로들(SW1∼SWK)만을 턴 오프시킬 수도 있다. 그 결과 상기 퓨즈 회로들(210) 중 일부에 대해 퓨징 과정 없이 제2 퓨즈들(Fc1∼FcK)만 모두 절단된 것과 동일한 결과를 얻을 수 있다. 예를 들어, 상기 메인 제어 신호(MCTL)가 인에이블된 상태에서, 상기 내부 신호들(ICTL1∼ICTL5)이 인에이블되고, 상기 내부 신호들(ICTL6∼ICTLP)이 디세이블 되면, 상기 스위칭 제어 신호들(SCTL1∼SCTL5)이 디세이블 되고, 상기 스위칭 제어 신호들(SCTL6∼SCTLP)은 인에이블된다. 그 결과 상기 스위칭 제어 신호들(SCTL1∼SCTL5)을 수신하는 상기 퓨즈 회로들(210)의 스위칭 회로들(SW1∼SWK)만이 턴 온되고, 나머지 퓨즈 회로들(21)의 스위칭 회로들(SW1∼SWK)은 턴 오프 된다.
도 5는 본 발명의 제3 실시예에 따른 퓨즈 회로들(310)과 저항 회로들(320)의 회로도이다. 도 5를 참고하면, 상기 퓨즈 회로들(310)과 상기 저항 회로들(320)의 구성 및 구체적인 동작은 도 4에 도시된 상기 퓨즈 회로들(210) 및 상기 저항 회로들(220)과 실질적으로 동일하다. 따라서 설명의 중복을 피하기 위해 이들에 대한 상세한 설명은 생략하기로 한다. 다만, 상기 퓨즈 회로들(310, 210)의 차이점은 상기 퓨즈 회로들(310)에 각각 연결된 제어 신호 입력 회로들(330)이 멀티플렉서들로 구현된 것이다. 상기 제어 신호 입력 회로들(330)은 선택 제어 신호들(SEL1∼SELP)에 각각 응답하여, 메인 제어 신호(MCTL)와 내부 제어 신호(ICTL) 중 하나를 선택하여, 스위칭 제어 신호들(SCTL1∼SCTLP)로서 각각 출력한다. 바람직하게, 상 기 메인 제어 신호(MCTL)와 내부 제어 신호(ICTL) 중 하나는 로직 "로우" 상태이고, 나머지 하나는 로직 "하이" 상태이다. 상기 퓨즈 회로들(310)의 퓨징 과정은 상술한 것과 동일하므로 생략된다. 상기 퓨즈 회로들(310)의 퓨징 과정 이후, 노말 동작 모드에서, 상기 선택 제어 신호들(SEL1∼SELP)은 동시에 모두 인에이블되거나 디세이블 될 수 있다. 그 결과 상기 제어 신호 입력 회로들(330)이 동시에 상기 메인 제어 신호(MCTL)를 선택하거나 또는 상기 내부 제어 신호(ICTL)를 선택한다. 택일적으로, 상기 노말 동작 모드에서, 상기 선택 제어 신호들(SEL1∼SELP) 중 일부만 인에이블되고, 나머지들이 디세이블 될 수도 있다. 이 경우 상기 제어 신호 입력 회로들(330) 중 일부는 상기 메인 제어 신호(MCTL)를 선택하고, 나머지들은 상기 내부 제어 신호(ICTL)를 선택한다. 그 결과 상기 퓨즈 회로들(310) 중 일부의 스위칭 회로들(SW1∼SWK)이 턴 오프 되고, 상기 퓨즈 회로들(310) 중 일부에 대해 퓨징 과정을 거치지 않고서도 제2 퓨즈들(Fc1∼FcK)만 모두 절단된 것과 동일한 결과를 얻을 수 있다.
도 6은 본 발명의 제4 실시예에 따른 퓨즈 회로(410)와 캐패시터 회로(420)의 회로도이다. 도 6을 참고하면, 상기 퓨즈 회로(410)는 제1 퓨즈들(Fb1∼FbJ)(J와 K는 정수), 제2 퓨즈들(Fc1∼FcK), 및 스위칭 회로들(SW1∼SWK)을 포함한다. 상기 캐패시터 회로(420)는 제1 캐패시터들(Ca1∼CaJ), 제2 캐패시터들(Cb1∼CbK)을 포함한다. 상기 제1 퓨즈들(Fb1∼FbJ)은 상기 제1 캐패시터들(Ca1∼CaJ)에 각각 직렬로 연결된다. 상기 스위칭 회로들(SW1∼SWK)은 상기 제2 캐패시터들(Cb1∼CbK)에 각각 직렬로 연결된다. 상기 제2 퓨즈들(Fc1∼FcK)은 상기 스위칭 회로들(SW1∼ SWK)에 각각 직렬로 연결된다. 바람직하게, 상기 제1 및 제2 퓨즈들(Fb1∼FbJ, Fc1∼FcK)은 레이저빔에 의해 절단되는 레이저 퓨즈들 또는 전기적으로 절단되는 전기적 퓨즈들로 구현될 수 있다. 상기 스위칭 회로들(SW1∼SWK) 각각은 인버터(411)와 전송 게이트(412)를 포함한다. 상기 전송 게이트(412)는 상기 제2 캐패시터들(Cb1∼CbK) 각각에 직렬로 연결된다. 상기 스위칭 회로들(SW1∼SWK)은 스위칭 제어 신호(SCTL)에 응답하여 턴 온되거나 또는 턴 오프 된다. 좀 더 상세하게는 상기 스위칭 제어 신호(SCTL)가 로직 로우 상태일 때 턴 온되고, 로직 하이 상태일 때 턴 오프 된다. 상기 제1 캐패시터들(Ca1∼CaJ)과 상기 제2 캐패시터들(Cb1∼CbK) 출력 노드(D)에 상호 병렬로 연결된다. 상기 제1 캐패시터들(Ca1∼CaJ)과 상기 제2 캐패시터들(Cb1∼CbK)에 의해 상기 출력 노드(D)에서의 캐패시턴스 값이 결정된다. 상기 퓨즈 회로(410)의 퓨징 과정은 도 3을 참고하여 설명한 상기 퓨즈 회로(110)의 퓨징 과정과 유사하므로, 설명의 간략화를 위해 이에 대한 상세한 설명은 생략하기로 한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 퓨즈 회로 및 이에 대한 퓨징 방법은 퓨즈가 완전히 절단되지 않더라도 정확하게 동작할 수 있고, 전력 소비를 줄일 수 있 는 효과가 있다.

Claims (24)

  1. 퓨즈 회로에 있어서,
    직렬 연결된 제1 소자들에 각각 병렬로 연결되는 복수의 제1 퓨즈들;
    직렬 연결된 제2 소자들에 각각 병렬로 연결되고, 스위칭 제어 신호에 응답하여 턴 온 또는 오프 되는 복수의 스위칭 회로들; 및
    상기 복수의 스위칭 회로들에 각각 직렬 연결되는 복수의 제2 퓨즈들을 구비하는 것을 특징으로 하는 퓨즈 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 퓨즈들 각각은 레이저빔에 의해 절단되는 레이저 퓨즈와 전기적으로 절단되는 전기적 퓨즈 중 어느 하나인 것을 특징으로 하는 퓨즈 회로.
  3. 제1항에 있어서,
    상기 제1 소자들 중 하나에 내부 전압이 인가되고, 상기 제2 소자들은 상기 제1 소자들에 직렬로 연결되고 출력 노드를 통하여 제3 소자에 직렬 연결되고, 상기 제3 소자에는 그라운드 전압이 인가되고,
    상기 복수의 제1 퓨즈들 중 절단되는 제1 퓨즈들의 수가 증가될 때, 상기 출력 노드에서 발생되는 출력 전압이 감소되는 것을 특징으로 하는 퓨즈 회로.
  4. 제3항에 있어서,
    상기 스위칭 제어 신호는 테스트 모드에서 인에이블되고, 노말 동작 모드에서 디세이블 되고,
    상기 스위칭 제어 신호가 인에이블 될 때, 상기 스위칭 소자들이 턴 오프 되고, 상기 스위칭 제어 신호가 디세이블 될 때, 상기 스위칭 소자들이 턴 온되고,
    상기 노말 동작 모드에서, 상기 복수의 제2 퓨즈들 중 절단되는 제2 퓨즈들의 수가 증가될 때, 상기 출력 노드에서 발생되는 상기 출력 전압이 감소되는 것을 특징으로 하는 퓨즈 회로.
  5. 제3항에 있어서,
    상기 제1 내지 제3 소자들은 저항들인 것을 특징으로 하는 퓨즈 회로.
  6. 퓨즈 회로에 있어서,
    메인 제어 신호에 기초하여, 복수의 스위칭 제어 신호들을 각각 출력하는 복수의 제어 신호 입력 회로들; 및
    복수의 소자 회로들 각각과, 상기 복수의 제어 신호 입력 회로들 각각에 하나씩 연결되고, 테스트 모드에서 상기 복수의 스위칭 제어 신호들 각각에 응답하여 상기 복수의 소자 회로들 각각의 임피던스 값을 제1 설정 값으로 유지하고, 각각 퓨징될 때 상기 복수의 소자 회로들의 임피던스 값들을 각각 변경시키는 복수의 퓨 즈 회로들을 구비하는 것을 특징으로 하는 퓨즈 회로.
  7. 제6항에 있어서,
    상기 복수의 소자 회로들 각각은,
    적어도 어느 하나에 내부 전압이 인가되고 상호 직렬 연결되는 제1 소자들;
    상기 제1 소자들에 직렬 연결되는 제2 소자들;
    출력 노드를 통하여 상기 제2 소자들에 직렬 연결되고, 그라운드 전압에 연결되는 제3 소자를 구비하고,
    상기 복수의 퓨즈 회로들 각각은,
    상기 제1 소자들에 각각 병렬로 연결되는 복수의 제1 퓨즈들; 및
    상기 제2 소자들에 각각 병렬로 연결되고, 상기 스위칭 제어 신호에 응답하여 턴 온 또는 오프 되는 복수의 스위칭 회로들; 및
    상기 복수의 스위칭 회로들에 각각 직렬 연결되는 복수의 제2 퓨즈들을 구비하는 것을 특징으로 하는 퓨즈 회로.
  8. 제7항에 있어서,
    상기 제1 및 제2 퓨즈들 각각은 레이저빔에 의해 절단되는 레이저 퓨즈와 전기적으로 절단되는 전기적 퓨즈 중 어느 하나인 것을 특징으로 하는 퓨즈 회로.
  9. 제7항에 있어서,
    상기 복수의 제1 퓨즈들 중 절단되는 제1 퓨즈들의 수가 증가될 때, 상기 출력 노드에서 발생되는 출력 전압이 감소되는 것을 특징으로 하는 퓨즈 회로.
  10. 제7항에 있어서,
    상기 스위칭 제어 신호는 테스트 모드에서 인에이블되고, 노말 동작 모드에서 디세이블 되고,
    상기 스위칭 제어 신호가 인에이블 될 때, 상기 스위칭 소자들이 턴 오프 되고, 상기 스위칭 제어 신호가 디세이블 될 때, 상기 스위칭 소자들이 턴 온되고,
    상기 노말 동작 모드에서 상기 복수의 제2 퓨즈들 중 절단되는 제2 퓨즈들의 수가 증가될 때, 상기 출력 노드에서 발생되는 상기 출력 전압이 감소되는 것을 특징으로 하는 퓨즈 회로.
  11. 제7항에 있어서,
    상기 제1 내지 제3 소자들은 저항들인 것을 특징으로 하는 퓨즈 회로.
  12. 제6항에 있어서,
    상기 복수의 제어 신호 입력 회로들은 복수의 내부 제어 신호들과 상기 메인 제어 신호에 응답하여 상기 복수의 스위칭 제어 신호들을 각각 출력하는 NAND 게이트들인 것을 특징으로 하는 퓨즈 회로.
  13. 제6항에 있어서,
    상기 복수의 제어 신호 입력 회로들은 복수의 선택 제어 신호들에 각각 응답하여 상기 메인 제어 신호와 내부 제어 신호 중 어느 하나를 선택하여 상기 스위칭 제어 신호로서 각각 출력하는 멀티플렉서들인 것을 특징으로 하는 퓨즈 회로.
  14. 퓨즈 회로에 있어서,
    병렬 연결된 제1 소자들에 각각 직렬로 연결되는 복수의 제1 퓨즈들;
    병렬 연결된 제2 소자들에 각각 직렬로 연결되고, 스위칭 제어 신호에 응답하여 턴 온 또는 오프 되는 복수의 스위칭 회로들; 및
    상기 복수의 스위칭 회로들에 각각 직렬 연결되는 복수의 제2 퓨즈들을 구비하는 것을 특징으로 하는 퓨즈 회로.
  15. 제14항에 있어서,
    상기 제1 및 제2 퓨즈들 각각은 레이저빔에 의해 절단되는 레이저 퓨즈와 전기적으로 절단되는 전기적 퓨즈 중 어느 하나인 것을 특징으로 하는 퓨즈 회로.
  16. 제14항에 있어서,
    상기 제1 및 제2 소자들은 출력 노드에 병렬로 연결되는 캐패시터들인 것을 특징으로 하는 퓨즈 회로.
  17. 제16항에 있어서,
    상기 복수의 제1 퓨즈들 중 절단되는 제1 퓨즈들의 수가 증가될 때, 상기 출력 노드에서의 캐패시턴스가 감소되는 것을 특징으로 하는 퓨즈 회로.
  18. 제16항에 있어서,
    상기 스위칭 제어 신호는 테스트 모드에서 인에이블되고, 노말 동작 모드에서 디세이블 되고,
    상기 스위칭 제어 신호가 인에이블 될 때, 상기 스위칭 소자들이 턴 오프 되고, 상기 스위칭 제어 신호가 디세이블 될 때, 상기 스위칭 소자들이 턴 온되고,
    상기 노말 동작 모드에서 상기 복수의 제2 퓨즈들 중 절단되는 제2 퓨즈들의 수가 증가될 때, 상기 출력 노드에서의 캐패시턴스가 감소되는 것을 특징으로 하는 퓨즈 회로.
  19. 퓨즈 회로의 퓨징 방법에 있어서,
    테스트 모드에서, 스위칭 제어 신호를 인에이블시켜, 복수의 스위칭 회로들을 모두 턴 오프시키는 단계;
    출력 노드에서 발생되는 출력 전압이 목표 전압 레벨로 되도록 퓨징 값들을 산출하는 단계;
    상기 산출된 퓨징 값들에 따라 제1 및 제2 퓨즈들을 절단하는 단계; 및
    노말 동작 모드에서, 상기 스위칭 제어 신호를 디세이블시켜, 상기 복수의 스위칭 회로들을 모두 턴 온시키는 단계를 포함하는 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
  20. 제19항에 있어서,
    상기 제1 퓨즈들은 상기 출력 노드에 직렬 연결된 제1 소자들에 각각 병렬 연결되고, 상기 복수의 스위칭 회로들은 상기 출력 노드에 직렬 연결된 제2 소자들에 각각 병렬 연결되고, 상기 제2 퓨즈들은 상기 복수의 스위칭 회로들에 각각 직렬 연결된 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
  21. 제19항에 있어서,
    상기 복수의 스위칭 회로들이 모두 턴 오프 될 때, 상기 출력 전압이 제1 전압 레벨로 되고, 상기 퓨징 값들은 상기 제1 퓨즈들에 대한 제1 퓨징 값과 상기 제2 퓨즈들에 제2 퓨징 값을 포함하고,
    상기 퓨징 값들을 산출하는 단계는,
    목표 출력 전압이 상기 제1 전압 레벨 보다 더 작을 때, 상기 제2 퓨징 값을 최대 값으로 산출하고, 상기 제1 퓨징 값을 증가시키는 단계; 및
    상기 목표 출력 전압이 상기 제1 전압 레벨 보다 더 클 때, 상기 제1 퓨징 값을 최소 값으로 산출하고, 상기 제2 퓨징 값을 감소시키는 단계를 포함하는 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 퓨징 값들이 증가될 때 절단되는 상기 제1 및 제2 퓨즈들의 수가 증가하고, 상기 제1 및 제2 퓨징 값들이 감소될 때 절단되는 상기 제1 및 제2 퓨즈들의 수가 감소하는 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
  23. 퓨즈 회로의 퓨징 방법에 있어서,
    테스트 모드에서, 스위칭 제어 신호를 인에이블시켜, 복수의 스위칭 회로들을 모두 턴 오프시키는 단계;
    출력 노드에서의 캐패시턴스 값이 목표 값으로 되도록 퓨징 값들을 산출하는 단계;
    상기 산출된 퓨징 값들에 따라 제1 및 제2 퓨즈들을 절단하는 단계; 및
    노말 동작 모드에서, 상기 스위칭 제어 신호를 디세이블시켜, 상기 복수의 스위칭 회로들을 모두 턴 온시키는 단계를 포함하는 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
  24. 제21항에 있어서,
    상기 제1 퓨즈들은 상기 출력 노드에 병렬 연결된 제1 소자들에 각각 직렬 연결되고, 상기 복수의 스위칭 회로들은 상기 출력 노드에 병렬 연결된 제2 소자들에 각각 직렬 연결되고, 상기 제2 퓨즈들은 상기 복수의 스위칭 회로들에 각각 직렬 연결된 것을 특징으로 하는 퓨즈 회로의 퓨징 방법.
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