WO2012120619A1 - 集積回路 - Google Patents

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WO2012120619A1
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将生 井手
智浩 田中
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富士通株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • This case relates to integrated circuits.
  • FIG. 8 shows a conventional three-state inverter circuit.
  • the three-state inverter circuit 100 is composed of a total of four MOS transistors, NMOS transistors 101 and 102 and PMOS transistors 103 and 104.
  • the gates of the NMOS transistor 102 and the PMOS transistor 103 are common, and an input signal is input to this gate.
  • a control signal is input to the gate of the NMOS transistor 101, and a control signal inverted by the inverter 105 is input to the gate of the PMOS transistor 104.
  • the NMOS transistor 101 and the PMOS transistor 104 are turned off, so that the output of the three-state inverter circuit 100 becomes high impedance.
  • the control signal is at a high level, the NMOS transistor 101 and the PMOS transistor 104 are turned on, so that an inverted value of the input signal is output from the three-state inverter circuit 100.
  • FIG. 9 shows a dynamic selector circuit using the three-state inverter circuit 100.
  • the dynamic selector circuit 200 shown in FIG. 9 is an m ⁇ n to 1 dynamic selector circuit, and includes dynamic blocks 40-1 to 40- (m / 2).
  • a three-state inverter 100 is provided for each of the dynamic blocks 40-1 to 40- (m / 2).
  • the dynamic blocks 40-3 to 40- (m-2) / 2 each have the same configuration as that of the dynamic block 40-1, and therefore, in FIG. 9, for convenience, the dynamic blocks 40-3 to 40- ( Illustration of m-2) / 2 is omitted. Further, since the dynamic blocks 40-2 and 40- (m / 2) have the same configuration as the dynamic block 40-1, the dynamic blocks 40-2 and 40- (m / 2) are shown in FIG. 9 for convenience. The detailed structure of) is omitted.
  • the PMOS transistor P is turned on and the NMOS transistor F is turned off while the signal ⁇ is at a low level (precharge period), so that the voltages of the signal lines Dyn1 and Dyn2 are at a high level. Thereafter, the PMOS transistor P is turned off and the NMOS transistor F is turned on while the signal ⁇ is at a high level (evaluation period). During this evaluation period, the dynamic selector circuit 200 outputs one of the Data signals 11 to mn (denoted as Data 11 to Data mn in the drawing) in accordance with the selection signal.
  • the selection signals are select signals 11 to mn (denoted as select11 to select ⁇ mn in the figure), sel signals (denoted as sel in the figure), and block select signals 1 to (m / 2) (denoted in the figure).
  • block select 1 to block select (m / 2)) The block select signals 1 to (m / 2), the select signals 11 to 2n, the select signals 31 to 4n, and the select signals (m ⁇ 1) 1 to mn are 1hot signals on condition that they become 1hot.
  • 1hot means that only one signal among a plurality of signals is at a high level, and the other signals are at a low level.
  • each of the block select signals 1 to (m / 2) is a signal provided corresponding to the dynamic blocks 40-1 to 40- (m / 2).
  • Each of the block select signal 1 to block select signal (m / 2) indicates whether or not the signals output from the dynamic blocks 40-1 to 40- (m / 2) are output from the corresponding three-state inverter 100. Signal. For example, when the block select signal is at a low level, it indicates that the output of the three-state inverter 100 is suppressed.
  • FIG. 10 shows a time chart for the dynamic selector circuit 200 shown in FIG.
  • the output signals of these dynamic blocks 40-1 and 40-2 are It shows that it becomes low level and high level, respectively. That is, even when the block select signals 1 to (m / 2) corresponding to the dynamic blocks 40-1 to 40- (m / 2) are at the low level, the outputs of the dynamic blocks 40-1 to 40- (m / 2) are output. Becomes low level or high level and is not fixed to one value.
  • the three-state inverter circuit 100 is provided in the subsequent stage of the dynamic blocks 40-1 to 40- (m / 2).
  • FIG. 11 shows a static selector circuit using the three-state inverter circuit 100.
  • a static selector circuit 300 shown in FIG. 11 is an m ⁇ n-to-1 static selector circuit, and includes selectors 50-1 to 50-m.
  • the select signal ⁇ 1: n> (indicated as select ⁇ 1> to select ⁇ n> in the figure) and the block select signals 1 to m (indicated as block select 1 to block select m in the figure) are each 1hot signals.
  • the selectors 50-3 to 50- (m-1) have the same configuration as that of the selector 50-1, and therefore, for the sake of convenience, the selectors 50-3 to 50- (m-1) are shown in FIG. Illustration is omitted.
  • the selectors 50-2 and 50-m have the same configuration as the selector 50-1, the detailed configurations of the selectors 50-2 and 50-m are omitted in FIG. 11 for convenience.
  • the static selector circuit 300 the Data signal output from each of the selectors 50-1 to 50-m is selected by the select signal ⁇ 1: n>.
  • the three-state inverter 100 is controlled by the block select signals 1 to m, so that the output of one of the selectors 50-1 to 50-m is output from the three-state inverter 100.
  • the static selector circuit 300 when the block select signals 1 to m are at the low level, the outputs of the corresponding selectors 50-1 to 50-m are at the low level or the high level, and are not fixed to one value. Therefore, in order to avoid signal collision, the three-state inverter circuit 100 is provided in the subsequent stage of the selector 50.
  • the present invention is not limited to the above-described object, and is a function and effect derived from each configuration shown in the embodiment for carrying out the present invention, which is another object of the present invention. Can be positioned as one.
  • the integrated circuit includes a CMOS inverter composed of a first MOS transistor and a second MOS transistor that outputs the second signal with the first signal as an input, and a control signal that controls the output of the second signal as a gate. And a third MOS transistor that is turned off when the control signal indicates that the output of the second signal is inhibited, and the first power supply and the first power supply.
  • An output unit configured by cascade connection with a second power source that supplies a lower voltage, and a fixing unit that fixes the value of the first signal based on the control signal, and the control signal Indicates that the output of the second signal is suppressed, the fixing unit is connected to the first power source or the second power source without passing through the third MOS transistor.
  • First or second Second MOS transistor is to fix the first signal to a value in the OFF state.
  • the operation speed of the integrated circuit can be increased and the power consumption of the integrated circuit can be reduced.
  • FIG. 1 is a diagram illustrating a configuration of a dynamic selector circuit (integrated circuit) as an example of an embodiment.
  • a dynamic selector circuit 1 shown in FIG. 1 is an m ⁇ n-to-1 dynamic selector circuit. Note that “n” is the number of NMOS transistors N1 in the block 31 described later or the number of NMOS transistors N4 in the block 32 described later, and “m” is the total number of blocks 31 and 32 included in the dynamic selector circuit 1. is there.
  • the dynamic selector circuit 1 includes an AND circuit 2, an AND circuit 3, dynamic blocks 4-1 to 4- (m / 2), and three-state inverters 5-1 to 5- (m / 2), NOT circuit 6, NOT circuit 7 and NOT circuit 8 are provided.
  • Three-state inverters 5-1 to 5- (m / 2) are provided corresponding to dynamic blocks 4-1 to 4- (m / 2), respectively.
  • a NOT circuit 7 is provided for each of the dynamic blocks 4-1 to 4- (m / 2).
  • AND circuits 2 and 3 are provided for each of dynamic blocks 4-1 to 4- (m / 2).
  • codes 4-1 to 4- are used when it is necessary to specify one of a plurality of dynamic blocks, but code 4 is used to indicate an arbitrary dynamic block. Is used.
  • codes 5-1 to 5- are used when it is necessary to specify one of a plurality of three-state inverters, but any three-state inverter is indicated. Sometimes reference numeral 5 is used.
  • the dynamic blocks 4-3 to 4- (m-2) / 2 each have the same configuration as that of the dynamic block 4-1, and therefore, in FIG. 1, for convenience, the dynamic blocks 4-3 to 4- ( Illustration of m-2) / 2 is omitted. Further, since the three-state inverters 5-3 to 5- (m-2) / 2 each have the same configuration as the three-state inverter 5-1, in FIG. 1, for convenience, the three-state inverters 5-3 to 5-3 to The illustration of 5- (m-2) / 2 is omitted.
  • the NAND circuits 2 and 3 connected to each are not shown.
  • the dynamic blocks 4-2, 4- (m / 2) have the same configuration as the dynamic block 4-1, in FIG. 1, for convenience, the dynamic blocks 4-2, 4- (m / 2) The detailed structure of) is omitted.
  • the dynamic selector circuit 1 includes data signals 11 to mn, signals ⁇ and sel, select signals ⁇ 1: n> and block select signals 1 to (m / 2) (in the figure, Data 11 to Data mn, ⁇ , sel, select ⁇ 1: n> and block select 1 to block select (m / 2)) are input.
  • codes 11 to mn are used when it is necessary to specify one of a plurality of Data signals, but when referring to an arbitrary Data signal, it is simply referred to as a Data signal.
  • codes 1 to (m / 2) are used when it is necessary to specify one of the plurality of block select signals. This is called a block select signal.
  • the select signal ⁇ 1: n> may be simply referred to as a select signal.
  • the sel signal is a signal indicating which of the Data signals input to the blocks 31 and 32 (described later) the Data signal input to the block is output from the dynamic selector circuit 1. For example, when the sel signal is at a high level, it indicates that one of the Data signals input to the block 32 is output from the dynamic selector circuit 1. On the other hand, for example, when the sel signal is at a low level, one of the Data signals input to the block 31 is output from the dynamic selector circuit 1. That is, the sel signal functions as a first selection signal for selecting a data signal to be output among a plurality of input data signals.
  • the select signal is a signal indicating which data signal among the input Data signals to be output to the NAND circuit 33 described later in each of the blocks 31 and 32. That is, the select signal functions as a second selection signal that selects a data signal to be used from among the plurality of input data signals.
  • the select signal is, for example, a 1hot signal.
  • the block select signal is a signal provided corresponding to each dynamic block 4, and it is determined whether or not the signal output from the dynamic block 4 is output from the three-state inverter 5 connected to the dynamic block 4. It is a signal to show.
  • the block selection signals 1 to (m / 2) correspond to the dynamic blocks 4-1 to 4- (m / 2), respectively. Further, the block select signals 1 to (m / 2) correspond to the three-state inverters 5-1 to 5- (m / 2), respectively.
  • the block select signal is, for example, a 1hot signal. For example, when the block select signal is at a high level, the signal output from the dynamic block 4 is input and the corresponding three-state inverter 5 outputs a low level or high level signal.
  • the signal output from the dynamic block 4 is used as an input to indicate that the corresponding three-state inverter 5 is prevented from outputting a low-level or high-level signal.
  • the signal ⁇ is a signal that repeats a high level and a low level within a certain period.
  • the sel signal is input to the NOT circuit 6, and the output of the NOT circuit 6 is connected to the input of the AND circuit 2.
  • the output of the NOT circuit 6 is connected to the input of the AND circuit 2, and the output of the AND circuit 2 is connected to the dynamic block 4.
  • the AND circuit 2 receives a select signal and a block select signal corresponding to the dynamic block 4 to which the AND circuit 2 is connected.
  • the output of the AND circuit 3 is connected to the dynamic block 4.
  • the input of the AND circuit 3 is supplied with a sel signal, a select signal, and a block select signal corresponding to the dynamic block 4 to which the AND circuit 3 is connected.
  • the outputs of the AND circuit 2 and the AND circuit 3 are connected to the dynamic block 4 and a signal ⁇ that controls switching between the precharge period and the evaluation period is input. Further, a plurality of Data signals are input to the dynamic block 4.
  • the output of the dynamic block 4 is connected to the corresponding three-state inverter 5.
  • the dynamic block 4 includes blocks 31 and 32 and a NAND circuit 33.
  • the block 31 is connected to the output of the AND circuit 2 and also receives the signal ⁇ and a plurality of Data signals.
  • the output of the block 31 is connected to the NAND circuit 33.
  • the block 31 includes PMOS transistors P1, P2 and sub blocks b11 to b1n.
  • a code indicating a subblock the code b11 to b1n is used when it is necessary to specify one of a plurality of subblocks, but the code b1 is used to indicate an arbitrary subblock among the subblocks b11 to b1n. Use.
  • the source of the PMOS transistor P1 is connected to the power supply. Further, the drain of the PMOS transistor P1 is connected to the drain of the PMOS transistor P2 and the sub blocks b11 to b1n via the signal line d1. More specifically, the drain of the PMOS transistor P1 is connected to the drain of the PMOS transistor P2 and the drain of the NMOS transistor N1 described later provided in each of the sub blocks b11 to b1n. Further, the drain of the PMOS transistor P1 is connected to the NAND circuit 33 via the signal line d1. A signal ⁇ is input to the gate of the PMOS transistor P1.
  • the source of the PMOS transistor P2 is connected to the power supply. Further, the drain of the PMOS transistor P2 is connected to the drain of the PMOS transistor P1 and the sub blocks b11 to b1n via the signal line d1. More specifically, the drain of the PMOS transistor P2 is connected to the drain of the PMOS transistor P1 and the drain of an NMOS transistor N1 described later provided in each of the sub blocks b11 to b1n. Further, the drain of the PMOS transistor P1 is connected to the NAND circuit 33 via the signal line d1. Further, the gate of the PMOS transistor P2 is connected to the output of the NAND circuit 33.
  • the sub-block b1 is connected to the drains of the PMOS transistors P1 and P2 and the NAND circuit 33 through the signal line d1. Further, the output of the AND circuit 2 is connected to the sub-block b1.
  • the sub block b1 is connected to the ground. That is, the sub blocks b11 to b1n are connected in parallel. Further, the output of the AND circuit 2 is connected to the sub-block b1. Further, the signal ⁇ and a plurality of Data signals are input to the sub-block b1.
  • the sub block b1 includes NMOS transistors N1 to N3.
  • the drain of the NMOS transistor N1 is connected to the drains of the PMOS transistors P1 and P2 and the input of the NAND circuit 33 via the signal line d1.
  • the source of the NMOS transistor N1 is connected to the drain of the NMOS transistor N2.
  • the gate of the NMOS transistor N1 provided in each of the sub blocks b11 to b1n is connected to the output of the AND circuit 2.
  • the logical product of the select signal ⁇ 1> to ⁇ n>, the inverted sel signal, and the block select signal is input to the gate of the NMOS transistor N1 provided in each of the sub blocks b11 to b1n.
  • the for example, the logical product of the select signal ⁇ 1>, the inverted sel signal, and the block select signal is input to the gate of the NMOS transistor N1 provided in the sub-block b11.
  • the drain and source of the NMOS transistor N2 are connected to the source of the NMOS transistor N1 and the drain of the NMOS transistor N3, respectively.
  • a Data signal is input to the gate of the NMOS transistor N2 provided in each of the sub blocks b11 to b1n.
  • the drain and source of the NMOS transistor N3 are connected to the source and ground of the NMOS transistor N2, respectively.
  • the gate of the NMOS transistor N3 provided in each of the sub blocks b11 to b1n is common, and the signal ⁇ is input.
  • the signal line d1 is connected to the drains of the PMOS transistors P1 and P2, the drain of the NMOS transistor N1 provided in each of the sub blocks b11 to b1n, and the input of the NAND circuit 33.
  • the block 32 is connected to the output of the AND circuit 3 and also receives the signal ⁇ and a plurality of Data signals. The output of the block 32 is connected to the NAND circuit 33.
  • the block 32 includes PMOS transistors P3 and P4 and sub blocks b21 to b2n.
  • the code b21 to b2n is used when one of a plurality of subblocks needs to be specified, but the code b2 is used to indicate an arbitrary subblock among the subblocks b21 to b2n. Use.
  • the source of the PMOS transistor P3 is connected to the power supply. Further, the drain of the PMOS transistor P3 is connected to the drain of the PMOS transistor P4 and the sub blocks b21 to b2n through the signal line d2. More specifically, the drain of the PMOS transistor P3 is connected to the drain of the PMOS transistor P4 and the drain of an NMOS transistor N4 described later provided in each of the sub blocks b21 to b2n. Further, the drain of the PMOS transistor P3 is connected to the NAND circuit 33 via the signal line d2. A signal ⁇ is input to the gate of the PMOS transistor P3.
  • the source of the PMOS transistor P4 is connected to the power supply. Further, the drain of the PMOS transistor P4 is connected to the drain of the PMOS transistor P3 and the sub blocks b21 to b2n through the signal line d2. More specifically, the drain of the MOS transistor P4 is connected to the drain of the PMOS transistor P3 and the drain of the NMOS transistor N4 provided in each of the sub blocks b21 to b2n. Further, the drain of the PMOS transistor P4 is connected to the NAND circuit 33 via the signal line d2. The gate of the PMOS transistor P4 is connected to the output of the NAND circuit 33.
  • the sub-block b2 is connected to the drains of the PMOS transistors P3 and P4 and the NAND circuit 33 through the signal line d2. Further, the output of the AND circuit 3 is connected to the sub-block b2. The sub block b2 is connected to the ground. That is, the sub blocks b21 to b2n are connected in parallel. Further, the signal ⁇ and a plurality of Data signals are input to the sub-block b2.
  • the sub block b2 includes NMOS transistors N4 to N6.
  • the drain of the NMOS transistor N4 is connected to the input of the NAND circuit 33 and the drains of the PMOS transistors P3 and P4 via the signal line d2. Further, the source of the NMOS transistor N4 is connected to the drain of the NMOS transistor N5.
  • the gate of the NMOS transistor N4 provided in each of the sub blocks b21 to b2n is connected to the output of the AND circuit 3.
  • the logical product of each of the select signals ⁇ 1> to ⁇ n>, the sel signal and the block select signal is input to the gate of the NMOS transistor N4 provided in each of the sub blocks b21 to b2n. For example, the logical product of the select signal ⁇ 1>, the sel signal, and the block select signal is input to the gate of the NMOS transistor N1 provided in the sub-block b21.
  • the drain and source of the NMOS transistor N5 are connected to the source of the NMOS transistor N4 and the drain of the NMOS transistor N6, respectively.
  • a Data signal is input to the gate of the NMOS transistor N5 provided in each of the sub-blocks b21 to b2n.
  • the drain and source of the NMOS transistor N6 are connected to the source and ground of the NMOS transistor N5, respectively.
  • the gate of the NMOS transistor N6 provided in each of the sub-blocks b21 to b2n is common, and the signal ⁇ is input.
  • the signal line d2 is connected to the drains of the PMOS transistors P3 and P4, the drain of the NMOS transistor N4 provided in each of the sub blocks b21 to b2n, and the input of the NAND circuit 33.
  • the drains of the PMOS transistors P1 and P2 and the drain of the NMOS transistor N1 are connected to the input of the NAND circuit 33 through the signal line d1. Further, the drains of the PMOS transistors P3 and P4 and the drain of the NMOS transistor N4 are connected to the input of the NAND circuit 33 through the signal line d2.
  • the output of the NAND circuit 33 is connected to the three-state inverter 5.
  • the configuration of the dynamic block 4 is not limited to the above configuration.
  • the output of the NAND circuit 33 and the output of the NOT circuit 7 are connected to the three-state inverter 5. Further, the input of the NOT circuit 8 is connected to the output of the three-state inverter 5.
  • the three-state inverter 5 includes an NMOS transistor 51, a PMOS transistor 52, and a PMOS transistor 53.
  • the drain of the NMOS transistor 51 is connected to the drain of the PMOS transistor 52.
  • the source of the NMOS transistor 51 is grounded. In other words, the source of the NMOS transistor 51 is connected to a power supply of 0V.
  • the gate of the NMOS transistor 51 is connected to the gate of the PMOS transistor 52.
  • the gate of the NMOS transistor 51 is connected to the output of the NAND circuit 33.
  • the drain and source of the PMOS transistor 52 are connected to the drain of the NMOS transistor 51 and the drain of the PMOS transistor 53, respectively. Further, the gate of the PMOS transistor 52 is connected to the gate of the NMOS transistor 51. The gate of the PMOS transistor 52 is connected to the output of the NAND circuit 33.
  • the drain of the NMOS transistor 51 and the drain of the PMOS transistor 52 are the outputs of the three-state inverter 5.
  • the gates of the NMOS transistor 51 and the PMOS transistor 52 are inputs of the three-state inverter 5.
  • the drain and source of the PMOS transistor 53 are connected to the source and power supply of the PMOS transistor 52, respectively.
  • the gate of the PMOS transistor 53 is connected to the output of the NOT circuit 7.
  • the NMOS transistor 51 an example of the second MOS transistor
  • the PMOS transistor 52 an example of the first MOS transistor
  • the CMOS inverter is connected in cascade with a PMOS transistor 53 (an example of a third MOS transistor) between a power source (first power source) and a ground (second power source).
  • the three-state inverter 5 is configured by cascading a CMOS inverter and a third MOS transistor between a first power supply and a second power supply that supplies a voltage lower than the first power supply. This is an example of an output unit.
  • a corresponding block select signal is input to the input of the NOT circuit 7. Further, the output of the NOT circuit 7 is connected to the gate of the PMOS transistor 53. The input of the NOT circuit 8 is connected to the drain of the NMOS transistor 51 and the source of the PMOS transistor 52. Next, the function of each component will be described.
  • the AND circuit 2 is a circuit that outputs a logical product of input signals.
  • the AND circuit 2 outputs a logical product of the select signal, the sel signal inverted by the NOT circuit 6, and the block select signal.
  • the AND circuit 3 is a circuit that outputs a logical product of input signals. For example, the logical product of the select signal, the sel signal, and the corresponding block select signal is output.
  • the NOT circuit 6 is a circuit that outputs an inverted value of the input signal.
  • the NOT circuit 6 outputs an inverted value of the input sel signal.
  • the dynamic block 4 selectively outputs one Data signal among a plurality of input Data signals.
  • the dynamic block 4 outputs one Data signal among a plurality of Data signals input to the dynamic block 4 in response to the signal ⁇ , the select signal, the sel signal, and the block select signal.
  • the dynamic block 4 outputs one Data signal among the plurality of Data signals to the corresponding three-state inverter 5 in accordance with the signal ⁇ and the outputs of the AND circuits 2 and 3. That is, the dynamic block 4 is an example of a selection unit that outputs one Data signal among a plurality of input Data signals.
  • the block 31 outputs a signal corresponding to the signal input to itself.
  • the block 31 outputs, to the NAND circuit 33, a signal corresponding to one Data signal among a plurality of Data signals input to the block 31 according to the signal ⁇ input to the block 31 and the output of the AND circuit 2.
  • the PMOS transistor P1 conducts and cuts off between the power supply and the signal line d1 according to the signal ⁇ input to the gate.
  • the PMOS transistor P2 conducts and cuts off between the power supply and the signal line d1 according to the output of the NAND circuit 33 input to the gate.
  • the sub block b1 changes the voltage of the signal line d1 according to the signal ⁇ , the output of the AND circuit 2 and the Data signal. That is, the sub block b1 changes the voltage of the signal line d1 according to the signal ⁇ , the block select signal, the select signal, the sel signal, and the Data signal.
  • the NMOS transistor N1 conducts and cuts off between the signal line d1 and the NMOS transistor N2 according to the output of the AND circuit 2 input to the gate. Therefore, when the block select signal is at a low level, the output of the AND circuit 2 is at a low level, and the NMOS transistor N1 is turned off, so that the signal line d1 is fixed at the precharged voltage (high level).
  • the NMOS transistor N2 conducts / cuts off between the NMOS transistor N1 and the NMOS transistor N3 in accordance with the Data signal input to the gate.
  • the NMOS transistor N3 conducts and cuts off between the NMOS transistor N2 and the ground according to the signal ⁇ input to the gate.
  • the block 32 outputs a signal corresponding to the signal input to itself.
  • the block 32 outputs, to the NAND circuit 33, a signal corresponding to one Data signal among a plurality of Data signals input to the block 32 according to the signal ⁇ input to the block 32 and the output of the AND circuit 3. .
  • the PMOS transistor P3 conducts and cuts off between the power supply and the signal line d2 in accordance with the signal ⁇ input to the gate.
  • the PMOS transistor P4 conducts and cuts off between the power supply and the signal line d2 according to the output of the NAND circuit 33 input to the gate.
  • the sub block b2 changes the voltage of the signal line d2 according to the signal ⁇ , the output of the AND circuit 3, and the Data signal. That is, the sub block b2 changes the voltage of the signal line d2 according to the signal ⁇ , the block select signal, the select signal, the sel signal, and the Data signal.
  • the NMOS transistor N4 conducts / cuts off between the signal line d2 and the NMOS transistor N5 according to the output of the AND circuit 3 input to the gate. Therefore, when the block select signal is at the low level, the output of the AND circuit 3 is at the low level, and the NMOS transistor N4 is turned off, so that the signal line d2 is fixed at the precharged voltage (high level).
  • the NMOS transistor N5 conducts / cuts off between the NMOS transistor N4 and the NMOS transistor N6 in accordance with the Data signal input to the gate.
  • the NMOS transistor N6 conducts and cuts off between the NMOS transistor N5 and the ground according to the signal ⁇ input to the gate.
  • the NAND circuit 33 is a circuit that outputs a negative logical product of the input signals. For example, the NAND circuit 33 outputs a negative logical product of the voltage of the signal line d1 and the voltage of the signal line d2.
  • the NOT circuit 7 is a circuit that outputs an inverted value of the input signal. For example, the NOT circuit 7 outputs an inverted value of the input block select signal.
  • the three-state inverter 5 is a circuit whose output terminal is in a high level, low level, or high impedance state in accordance with a signal input thereto. Specifically, the three-state inverter 5 is a circuit whose output terminal is in a high level, low level, or high impedance state in accordance with the outputs of the NOT circuit 7 and the NAND circuit 33.
  • the NMOS transistor 51 conducts and cuts off between the PMOS transistor 52 and the ground according to the output of the NAND circuit 33 input to the gate.
  • the PMOS transistor 52 conducts and cuts off between the PMOS transistor 53 and the NMOS transistor 51 according to the output of the NAND circuit 33 input to the gate.
  • the PMOS transistor 53 conducts and cuts off between the power supply and the PMOS transistor 52 in accordance with the output of the NOT circuit 7 input to the gate.
  • the PMOS transistor 53 When the signal input to the gate of the PMOS transistor 53 is at a low level, that is, when the block select signal is at a high level, the PMOS transistor 53 is turned on, and the NMOS transistor 51 and the PMOS transistor 52 are configured as a normal CMOS inverter. Function. That is, when the signal input to the gate of the PMOS transistor 53 is at a low level, the three-state inverter 5 outputs an inverted value of the output of the NAND circuit 33.
  • the NMOS transistor 51 is an example of a second MOS transistor
  • the PMOS transistor 52 is an example of a first MOS transistor.
  • the CMOS inverter composed of the NMOS transistor 51 and the PMOS transistor 52 receives the first signal (for example, the output signal of the NAND circuit 33) as an input, and outputs the second signal, and the first MOS transistor and the second MOS transistor. It is an example of the CMOS inverter comprised from these.
  • the NMOS transistor 51 when a high level signal is input to the gates of the NMOS transistor 51 and the PMOS transistor 52, the NMOS transistor 51 is turned on. Accordingly, when the output capacity of the three-state inverter 5 is discharged by the NMOS transistor 51, the three-state inverter 5 outputs a low level signal.
  • the PMOS transistor 52 When a low level signal is input to the gates of the NMOS transistor 51 and the PMOS transistor 52, the PMOS transistor 52 is turned on. Accordingly, the three-state inverter 5 outputs a high-level signal by charging the output capacitance of the three-state inverter 5 by the PMOS transistors 52 and 53.
  • the PMOS transistor 53 when the signal input to the gate of the PMOS transistor 53 is at high level, that is, when the block select signal is at low level, the PMOS transistor 53 is turned off. That is, the PMOS transistor 53 receives a control signal (for example, a block select signal) for controlling the output of the second signal to the gate terminal and indicates that the control signal suppresses the output of the second signal. It is an example of the 3rd MOS transistor used as an OFF state.
  • a control signal for example, a block select signal
  • the 3rd MOS transistor used as an OFF state.
  • the NOT circuit 8 is a circuit that outputs an inverted value of the input signal.
  • the NOT circuit 8 outputs an inverted value of the output of the input three-state inverter 5.
  • the PMOS transistors P1 and P3 are in the on state and the NMOS transistors N3 and N6 are in the off state, so that the voltages of the signal lines d1 and d2 are at the high level.
  • the output of the NAND circuit 33 becomes low level, and the PMOS transistors P2 and P4 are turned on.
  • the PMOS transistors P1 and P3 are turned off and the NMOS transistors N3 and N6 are turned on. Accordingly, the voltage of the signal line d1 becomes a value corresponding to the output signal of the AND circuit 2 and the Data signal input to the NMOS transistor N2.
  • the voltage of the signal line d2 becomes a value corresponding to the output signal of the AND circuit 3 and the Data signal input to the NMOS transistor N5.
  • the output of the AND circuit 2 connected to the dynamic block 4-1 with respect to the gate of the NMOS transistor N1 provided in the sub-block b11 of the dynamic block 4-1 becomes high level. Accordingly, the NMOS transistors N1 to N3 provided in the sub-block b11 of the dynamic block 4-1 are turned on, and the voltage of the signal line d1 of the dynamic block 4-1 becomes low level.
  • the output of the AND circuit 2 connected to the dynamic block 4-1 with respect to the gate of the NMOS transistor N1 provided in each of the sub blocks b12 to b1n of the dynamic block 4-1 becomes a low level. This is because the select signal is a 1hot signal. Therefore, the NMOS transistor N1 provided in each of the sub-blocks b12 to b1n of the dynamic block 4-1 is turned off.
  • the output of the AND circuit 3 connected to the dynamic block 4-1 is at the low level. Accordingly, since the NMOS transistor N4 provided in the sub-block b2 of the dynamic block 4-1 is turned off, the voltage of the signal line d2 is maintained at a high level. Through the above operation, a low level signal and a high level signal are input to the NAND circuit 33 provided in the dynamic block 4-1.
  • the NAND circuit 33 provided in the dynamic block 4-1 outputs a high level signal to the gates of the NMOS transistor 51 and the PMOS transistor 52 provided in the three-state inverter 5-1.
  • the NMOS transistor 51 is turned on, and the NMOS transistor 51 discharges the output capacitance of the three-state inverter 5-1, so that the three-state inverter 5-1 outputs a low level signal. Since the block select signal 1 is at a high level, the output of the NOT circuit 7 connected to the three-state inverter 5-1 is at a low level, and the PMOS transistor 53 constituting the three-state inverter 5-1 is turned on. It has become. Therefore, for example, when the Data signal 11 is at a low level, the three-state inverter 5-1 outputs a high-level signal when the PMOS transistor 52 and the PMOS transistor 53 are turned on.
  • the output becomes low level. Accordingly, the NMOS transistors N1 and N4 provided in each of the dynamic blocks 4-2 to 4- (m / 2) are turned off. Therefore, the voltage of the signal lines d1 and d2 provided in each of the dynamic blocks 4-2 to 4- (m / 2) maintains a high level.
  • the NAND circuit 33 provided in each of the dynamic blocks 4-2 to 4- (m / 2) outputs a low-level signal to the three-state inverters 5-2 to 5- (m / 2), respectively. That is, the selection unit determines the output according to the output of the AND circuit. That is, the output of the NAND circuit 33 to the three-state inverter 5 is fixed at a low level by the block select signal. In other words, the input of the three-state inverter 5 is fixed at a low level by the block select signal.
  • the AND circuits 2 and 3 are an example of a fixing unit that fixes the value of the first signal based on the control signal. More specifically, the AND circuits 2 and 3 are an example of a fixing unit that fixes the value of the first signal by fixing the output of the selection unit.
  • the NMOS transistor 51 provided in each of the three-state inverters 5-2 to 5- (m / 2) is turned off. That is, when the control signal indicates that the output of the second signal is suppressed, the AND circuits 2 and 3 have the case where the source terminal of the second MOS transistor is connected to the second power supply.
  • the NMOS transistor 51 and the PMOS transistor 53 included in each of the three-state inverters 5-2 to 5- (m / 2) are turned off. . Accordingly, the outputs of the three-state inverters 5-2 to 5- (m / 2) have high impedance. That is, since the input to the three-state inverter is fixed at a low level using the block select signal, a high impedance state is realized by three MOS transistors.
  • a low level signal is input to the NOT circuit 8 from the three-state inverter 5-1, and the NOT circuit 8 outputs a high level signal. That is, the NOT circuit 8 outputs Data 11.
  • the block select signal is input to the corresponding AND circuits 2 and 3.
  • the output of the dynamic block is controlled by controlling the NMOS transistors N1 and N4 according to the outputs of the AND circuits 2 and 3 to which the block select signal is input. That is, when the block select signal is high level, the dynamic block 4 outputs a value corresponding to the Data signal, but when the block select signal is low level, the NMOS transistors N1 and N4 are turned off.
  • the output of the dynamic block 4 is fixed at a low level regardless of the Data signal.
  • the input to the three-state inverter 5 is fixed at low level (see bout2 in the first evaluation period in the time chart shown in FIG. 2). Since the input to the three-state inverter 5 is fixed at a low level, the output of the three-state inverter 5 becomes high impedance.
  • the input to the three-state inverter 5 to which the block select signal is input is fixed. It can be composed of three transistors. Furthermore, since there is one NMOS transistor between the output terminal of the three-state inverter 5 and the ground, the speed at which the output capacitance of the three-state inverter 5 is discharged can be increased. That is, according to the three-state inverter 5 according to the first embodiment, the operation when a low-level signal is output can be speeded up. In the dynamic selector circuit 1, the operation speed of outputting the precharged value as it is, that is, the operation of outputting the high level is originally high.
  • FIG. 3 is a diagram illustrating a configuration of a dynamic selector circuit as an example of an embodiment.
  • the dynamic selector circuit 1a includes a NOR circuit 2a, a NOR circuit 3a, dynamic blocks 4-1 to 4- (m / 2), and three-state inverters 5a-1 to 5a- (m / 2), NOT circuit 6, NOT circuit 9 and NOT circuit 10 are provided.
  • the NOT circuits 9 and 10 are provided for each of the dynamic blocks 4-1 to 4- (m / 2).
  • the NOR circuits 2a and 3a are provided for each of the dynamic blocks 4-1 to 4- (m / 2).
  • the symbol 5a-3 to 5a-m is used when one of the plurality of three-state inverters needs to be specified, but the symbol 5a is used when referring to any three-state inverter.
  • the dynamic blocks 4-3 to 4- (m-2) / 2 each have the same configuration as the dynamic block 4-1, and therefore, in FIG. 3, for convenience, the dynamic blocks 4-3 to 4- ( Illustration of m-2) / 2 is omitted.
  • the three-state inverters 5a-3 to 5a- (m-2) / 2 have the same configuration as the three-state inverter 5a-1, in FIG. 3, for convenience, the three-state inverters 5a-3 to Illustration of 5a- (m-2) / 2 is omitted. Further, in FIG. 3, NOT circuits 9 and 10 and dynamic blocks 4-3 to 4- (m-2) / connected to the three-state inverters 5a-3 to 5a- (m-2) / 2 respectively. The NOR circuits 2a and 3a connected to each of the two are not shown.
  • the dynamic selector circuit 1a according to the second embodiment includes NOR circuits 2a and 3a instead of the AND circuits 2 and 3 in the dynamic selector circuit 1 according to the first embodiment.
  • the other parts are configured in the same manner as the dynamic selector circuit 1 according to the first embodiment.
  • the inverted values of the select signal, the sel signal, and the block select signal are input to the dynamic selector circuit 1a.
  • the dynamic selector circuit 1a according to the second embodiment differs from the dynamic selector circuit 1 according to the first embodiment in the configuration of the three-state inverter. Further, the dynamic selector circuit 1a according to the second embodiment is different from the dynamic selector circuit 1 according to the first embodiment in that a NOT circuit 9 is connected to the output of the NAND circuit 33.
  • the dynamic selector circuit 1a according to the second embodiment is different from the dynamic selector circuit 1 according to the first embodiment in that a NOT circuit 10 to which an inverted block select signal is input is provided.
  • the dynamic selector circuit 1a receives the inverted values of the sel signal, the select signal ⁇ 1: n>, and the block select signals 1 to (m / 2) and the Data signals 11 to mn and the signal ⁇ .
  • the inverted sel signal is input to the NOT circuit 6, and the output of the NOT circuit 6 is connected to the input of the NOR circuit 2a.
  • the output of the NOT circuit 6 is connected to the input of the NOR circuit 2 a, and the output of the NOR circuit 2 a is connected to the dynamic block 4. Further, the inverted select signal and the inverted signal of the block select signal corresponding to the dynamic block 4 to which the NOR circuit 2a is connected are input to the NOR circuit 2a.
  • the output of the NOR circuit 3a is connected to the dynamic block 4.
  • the input of the NOR circuit 3a receives the inverted sel signal, the inverted select signal, and the inverted signal of the block select signal corresponding to the dynamic block 4 to which the NOR circuit 3a is connected.
  • the outputs of the NOR circuit 2a and the NOR circuit 3a are connected to the dynamic block 4, and a signal ⁇ for switching control between a precharge period and an evaluation period is input. Further, a plurality of Data signals are input to the dynamic block 4.
  • the output of the dynamic block 4 is connected to the corresponding three-state inverter 5a.
  • the input of the NOT circuit 9 is connected to the output of the NAND circuit 33, and the output of the NOT circuit 9 is connected to the three-state inverter 5a. More specifically, the output of the NOT circuit 9 is connected to the gates of an NMOS transistor 55 and a PMOS transistor 56, which will be described later, constituting the three-state inverter 5a. An inverted block select signal is input to the input of the NOT circuit 10. Further, the output of the NOT circuit 10 is connected to the gate of the NMOS transistor 54 constituting the three-state inverter 5a.
  • the output of the NOT circuit 9 and the output of the NOT circuit 10 are connected to the three-state inverter 5a.
  • the outputs of the three-state inverters 5a-1 to 5a- (m / 2) are connected to each other.
  • the three-state inverter 5a includes an NMOS transistor 54, an NMOS transistor 55, and a PMOS transistor 56.
  • the drain of the NMOS transistor 54 is connected to the source of the NMOS transistor 55.
  • the source of the NMOS transistor 54 is grounded.
  • the gate of the NMOS transistor 54 is connected to the output of the NOT circuit 10.
  • the drain and source of the NMOS transistor 55 are connected to the drain of the PMOS transistor 56 and the drain of the NMOS transistor 54, respectively.
  • the gate of the NMOS transistor 55 is connected to the gate of the PMOS transistor 56 and to the output of the NOT circuit 9.
  • the drain and source of the PMOS transistor 56 are connected to the drain and power supply of the NMOS transistor 55, respectively.
  • the gate of the PMOS transistor 56 is connected to the gate of the NMOS transistor 55 and to the output of the NOT circuit 9. That is, the NMOS transistor 55 and the PMOS transistor 56 constitute a CMOS inverter, and the CMOS inverter is connected in cascade with the NMOS transistor 54.
  • the NMOS transistor 55 (an example of the second MOS transistor) and the PMOS transistor 56 (an example of the first MOS transistor) constitute a CMOS inverter.
  • the CMOS inverter is connected in cascade with an NMOS transistor 54 (an example of a third MOS transistor) between a power source (first power source) and a ground (second power source).
  • the three-state inverter 5a is configured by cascading a CMOS inverter and a third MOS transistor between a first power supply and a second power supply that supplies a voltage lower than the first power supply. This is an example of an output unit.
  • drain of the NMOS transistor 55 and the drain of the PMOS transistor 56 are the outputs of the three-state inverter 5a.
  • the gates of the NMOS transistor 55 and the PMOS transistor 56 are inputs to the three-state inverter 5a.
  • the NOR circuit 2a is a circuit that outputs a negative logical sum of input signals. For example, the NOR circuit 2a outputs a negative logical sum of the inverted select signal, the sel signal output from the NOT circuit 6, and the inverted block select signal.
  • the NOR circuit 3a is a circuit that outputs a negative logical sum of input signals. For example, a negative logical sum of the inverted select signal, the inverted sel signal, and the inverted block select signal is output.
  • the NOT circuit 6 is a circuit that outputs an inverted value of the input signal.
  • the NOT circuit 6 outputs an inverted value of the input inverted sel signal.
  • the NOT circuit 9 is a circuit that outputs an inverted value of the input signal.
  • the NOT circuit 9 outputs an inverted value of the input inverted block select signal.
  • the NOT circuit 10 is a circuit that outputs an inverted value of an input signal.
  • the NOT circuit 7 outputs an inverted value of the output of the NAND circuit 33.
  • the three-state inverter 5a is a circuit in which the output terminal is in a high level, low level, or high impedance state in accordance with a signal input thereto.
  • the NMOS transistor 54 conducts and cuts off between the NMOS transistor 55 and the ground according to the output of the NOT circuit 10 input to the gate.
  • the NMOS transistor 55 conducts / cuts off between the PMOS transistor 56 and the NMOS transistor 54 in accordance with the output of the NOT circuit 9 input to the gate.
  • the PMOS transistor 56 conducts and cuts off between the power supply and the NMOS transistor 55 according to the output of the NOT circuit 9 input to the gate.
  • the signal input to the gate of the NMOS transistor 54 is at a high level, that is, when the block select signal is at a high level, the NMOS transistor 54 is turned on, and the NMOS transistor 55 and the PMOS transistor 56 are configured as a normal CMOS inverter. Function. That is, when the signal input to the gate of the NMOS transistor 54 is at a high level, the three-state inverter 5a outputs an inverted value of the output of the NOT circuit 9.
  • the NMOS transistor 55 is an example of a second MOS transistor
  • the PMOS transistor 56 is an example of a first MOS transistor.
  • the CMOS inverter including the NMOS transistor 55 and the PMOS transistor 56 receives the first signal (for example, the output signal of the NOT circuit 9) as an input and outputs the second signal, and the first MOS transistor and the second MOS transistor. It is an example of the CMOS inverter comprised from these.
  • the PMOS transistor 56 when a low level signal is input to the gates of the NMOS transistor 55 and the PMOS transistor 56, the PMOS transistor 56 is turned on. Therefore, when the output capacity of the three-state inverter 5a is charged by the PMOS transistor 56, the three-state inverter 5a outputs a high-level signal.
  • the NMOS transistor 55 When a high level signal is input to the gates of the NMOS transistor 55 and the PMOS transistor 56, the NMOS transistor 55 is turned on. Accordingly, the output capacity of the three-state inverter 5a is discharged by the NMOS transistors 54 and 55, so that the three-state inverter 5a outputs a low level signal.
  • the NMOS transistor 54 when the signal input to the gate of the NMOS transistor 54 is at low level, that is, when the block select signal is at low level, the NMOS transistor 54 is turned off. That is, the NMOS transistor 54 receives a control signal (for example, a block select signal) for controlling the output of the second signal at the gate terminal and indicates that the control signal suppresses the output of the second signal. It is an example of the 3rd MOS transistor used as an OFF state.
  • the PMOS transistor 56 When a high level signal is input to the gate of the NMOS transistor 55 and the gate of the PMOS transistor 56, the PMOS transistor 56 is turned off, so that the output terminal of the three-state inverter 5a is in a high impedance state. That is, when the NMOS transistor 54 and the PMOS transistor 56 are turned off, the output terminal of the three-state inverter 5a becomes high impedance.
  • the PMOS transistors P1 and P3 are turned off and the NMOS transistors N3 and N6 are turned on. Therefore, the voltage of the signal line d1 becomes a value corresponding to the output signal of the NOR circuit 2a and the Data signal input to the NMOS transistor N2.
  • the voltage of the signal line d2 becomes a value corresponding to the output signal of the NOR circuit 3a and the Data signal input to the NMOS transistor N5.
  • the output of the NOR circuit 2a connected to the dynamic block 4-1 with respect to the gate of the NMOS transistor N1 provided in the sub block b11 of the dynamic block 4-1 becomes high level. Accordingly, the NMOS transistors N1 to N3 provided in the sub-block b11 of the dynamic block 4-1 are turned on, and the voltage of the signal line d1 of the dynamic block 4-1 becomes low level.
  • the output of the NOR circuit 2a connected to the dynamic block 4-1 with respect to the gate of the NMOS transistor N1 provided in each of the sub blocks b12 to b1n of the dynamic block 4-1 becomes a low level. This is because the select signal is a 1hot signal. Accordingly, the NMOS transistor N1 provided in each of the sub-block b12 to the sub-block b1n of the dynamic block 4-1 is turned off.
  • the output of the NOR circuit 3a connected to the dynamic block 4-1 becomes low level. Accordingly, since the NMOS transistor N4 provided in the sub-block b2 of the dynamic block 4-1 is turned off, the voltage of the signal line d2 is maintained at a high level. Therefore, a low level signal and a high level signal are input to the NAND circuit 33 provided in the dynamic block 4-1.
  • the NAND circuit 33 provided in the dynamic block 4-1 outputs a high level signal to the NOT circuit 9.
  • the NOT circuit 9 outputs a low level signal to the gates of the NMOS transistor 55 and the PMOS transistor 56 constituting the three-state inverter 5a-1. Accordingly, the PMOS transistor 56 is turned on, and the PMOS transistor 56 charges the output capacitance of the three-state inverter 5a-1, so that the three-state inverter 5a-1 outputs a high level signal.
  • the block select signal 1 Since the block select signal 1 is at a high level, the output of the NOT circuit 10 connected to the three-state inverter 5a-1 is at a high level, and the NMOS transistor 54 constituting the three-state inverter 5a-1 is turned on. It has become. Therefore, for example, when the Data signal 11 is at a low level, the NMOS transistor 54 and the NMOS transistor 54 are turned on, so that the three-state inverter 5-1 outputs a high-level signal.
  • the outputs of the NOR circuit 2a and the NOR circuit 3a connected to each of the dynamic blocks 4-2 to 4- (m / 2) are at the low level. Become. Accordingly, the NMOS transistors N1 and N4 provided in each of the dynamic blocks 4-2 to 4- (m / 2) are turned off. Therefore, the voltage of the signal lines d1 and d2 provided in each of the dynamic blocks 4-2 to 4- (m / 2) maintains a high level.
  • the NAND circuit 33 provided in each of the dynamic blocks 4-2 to 4- (m / 2) outputs a low level signal to the corresponding NOT circuit 9.
  • the NOT circuit 9 connected to each of the dynamic blocks 4-2 to 4- (m / 2) outputs a high level signal to the three-state inverters 5a-2 to 5a- (m / 2), respectively. That is, the selection unit determines the output according to the output of the NOR circuit. From a different point of view, the output of the NOT circuit 9 to the three-state inverter 5a is fixed at a high level by the block select signal.
  • the input of the three-state inverter 5a is fixed to the high level by the block select signal.
  • the NOR circuits 2a and 3a are an example of a fixing unit that fixes the value of the first signal based on the control signal. More specifically, the NOR circuits 2a and 3a are an example of a fixing unit that fixes the value of the first signal by fixing the output of the selection unit.
  • the PMOS transistor 56 provided in each of the three-state inverters 5a-2 to 5a- (m / 2) is turned off. That is, when the control signal indicates that the output of the second signal is suppressed, the NOR circuits 2a and 3a have the case where the source terminal of the first MOS transistor is connected to the first power supply.
  • the block select signals 2 to (m / 2) are at a low level, low level signals are input to the gates of the NMOS transistors 54 included in the three-state inverters 5a-2 to 5a-m, respectively. Is done. Accordingly, the NMOS transistor 54 included in each of the three-state inverters 5a-2 to 5a- (m / 2) is turned off.
  • the NMOS transistor 54 and the PMOS transistor 56 included in each of the three-state inverter 5a-2 to the three-state inverter 5a- (m / 2) are in an off state. It becomes. Accordingly, the respective outputs of the three-state inverters 5a-2 to 5a- (m / 2) have high impedance. That is, since the input to the three-state inverter is fixed at a high level using the block select signal, a high impedance state is realized by three MOS transistors.
  • the dynamic selector circuit 1a outputs Data 11.
  • the inverted block select signal is input to the NOR circuits 2a and 3a.
  • the output of the dynamic block is controlled by controlling the NMOS transistors N1 and N4 according to the outputs of the NOR circuits 2a and 3a to which the inverted block select signal is input. That is, when the block select signal is high level, the dynamic block 4 outputs a value corresponding to the Data signal, but when the block select signal is low level, the NMOS transistors N1 and N4 are turned off. Therefore, the output of the dynamic block 4 is fixed at a low level regardless of the Data signal.
  • the input to the three-state inverter 5a is fixed at high level. Since the input to the three-state inverter 5a is fixed at a high level, the output of the three-state inverter 5a becomes high impedance.
  • the input to the three-state inverter 5a to which the block select signal is input is fixed. It can be composed of individual pieces. Furthermore, since there is one PMOS transistor between the output terminal of the three-state inverter 5a and the power supply, the speed of charging the output capacitance of the three-state inverter 5a can be increased. That is, according to the three-state inverter 5a according to the second embodiment, the operation when a high-level signal is output can be speeded up. In the dynamic selector circuit 1a, the operation speed for outputting the precharged value as it is, that is, the operation for outputting the low level is originally high.
  • FIG. 4 is a diagram illustrating a configuration of a static selector circuit as an example of an embodiment.
  • the static selector circuit 20 shown in FIG. 4 is an m ⁇ n-to-1 static selector circuit. Note that “n” is the number of blocks 42 to be described later, and “m” is the number of selectors 41 to be described later included in the dynamic selector circuit 1.
  • the static selector circuit 20 includes selectors 41-1 to 41-m, a NOR circuit 46, and three-state inverters 5-1 to 5-m. Three-state inverters 5-1 to 5-m are provided corresponding to selectors 41-1 to 41-m, respectively.
  • a NOR circuit 46 is provided for each of the selectors 41-1 to 41-m.
  • reference numerals 41-1 to 41-m are used when one of a plurality of selectors needs to be specified, but reference numeral 41 is used when referring to an arbitrary selector.
  • reference numeral 41 is used when referring to an arbitrary selector.
  • the symbol 5-3 to 5-m is used when one of the plurality of three-state inverters needs to be specified, but the symbol 5 is used when indicating an arbitrary selector.
  • the selectors 41-3 to 41- (m-1) have the same configuration as the selector 41-1, in FIG. 4, for convenience, the selectors 41-3 to 41- (m-1) Illustration is omitted. Also, since the three-state inverters 5-3 to 5- (m-1) have the same configuration as the three-state inverter 5-1, in FIG. 4, for convenience, the three-state inverters 5-3 to 5-5 Illustration of (m-1) is omitted.
  • FIG. 4 the NOR circuit 46 connected to each of the three-state inverters 5-3 to 5- (m-1) is not shown. Since the selectors 41-2 and 41-m have the same configuration as the selector 4-1, the detailed configurations of the selectors 41-1 and 41-m are omitted in FIG. 4 for the sake of convenience. The same reference numerals as those described above indicate the same or substantially the same parts.
  • the static selector circuit 20 includes Data signals 11 to mn, select signals ⁇ 1: n> and block select signals 1 to m (Data 11 to Data mn, select ⁇ 1> to select ⁇ n> and block select in the figure, respectively). 1 to block select m) are input. Further, hereinafter, as the code indicating the block select signal, the codes 1 to m are used when one of the plurality of block select signals needs to be specified, but when referring to any block select signal, it is simply referred to as a block select signal. .
  • the select signal is a signal indicating which Data signal among the Data signals input to the selector 41 is output to the NOR circuit 46.
  • the select signal is, for example, a 1hot signal.
  • the block select signal is a signal provided corresponding to each selector 41, and is a signal indicating whether or not the signal output from the selector 41 is output from the three-state inverter 5 corresponding to the selector 41. is there.
  • the block select signal 1 to block select signal m correspond to the selectors 41-1 to 41-m, respectively.
  • the block select signal 1 to block select signal m correspond to the three-state inverters 5-1 to 5-m, respectively.
  • the block select signal is, for example, a 1hot signal.
  • the block select signal when the block select signal is at a high level, it indicates that the signal output from the selector 41 is output from the corresponding three-state inverter 5. On the other hand, for example, when the block select signal is at a low level, the output from the corresponding three-state inverter 5 of the signal output from the selector 41 is inhibited.
  • the output of the selector 41 is connected to the NOR circuit 46.
  • the selector 41 receives a select signal and a Data signal.
  • the selector 41 includes blocks 42-1 to 42-n. Blocks 42-1 to 42-n are provided corresponding to select signals 1 to n, respectively.
  • the code 42-1 to 42-m is used when one of a plurality of blocks needs to be specified, but the code 42 is used when indicating an arbitrary block.
  • the block 42 is connected to the input of the NOR circuit 46.
  • the block 42 receives a select signal and a Data signal.
  • the block 42 includes a NOT circuit 43, a PMOS transistor 44, and an NMOS transistor 45.
  • the output of the NOT circuit 43 is connected to the gate of the PMOS transistor 44.
  • the select signal is input to the NOT circuit 43.
  • the output of the NOT circuit 43 is connected to the gate of the PMOS transistor 44.
  • the drain (or source) of the PMOS transistor 44 is connected to the input of the NOR circuit 46 and the source (or drain) of the NMOS transistor 45. Further, the drain (or source) of the NMOS transistor 45 is connected to the source (or drain) of the PMOS transistor 44 and the Data signal is input thereto.
  • the source (or drain) of the NMOS transistor 45 is connected to the input of the NOR circuit 46 and the drain (or source) of the PMOS transistor 44. Further, the drain (or source) of the NMOS transistor 45 is connected to the source (or drain) of the PMOS transistor 44 and the Data signal is input. The select signal is input to the gate of the NMOS transistor 45.
  • the PMOS transistor 44 and the NMOS transistor 45 constitute a CMOS switch that controls whether or not the Data signal is input to the NOR circuit 46.
  • the input and output of the NOR circuit 46 are connected to the output of the selector 41 and the input of the three-state inverter 5, respectively.
  • the output of the NOR circuit 46 is connected to the gates of the NMOS transistor 51 and the PMOS transistor 52 that constitute the three-state inverter 5.
  • An inverted block select signal is input to the NOR circuit 46. Note that the inverted block select signal is also input to the gate of the PMOS transistor 53 constituting the three-state inverter 5.
  • the selector 41 outputs one Data signal among the plurality of input Data signals to the NOR circuit 46 in response to the select signal. That is, the selector 41 is an example of a selection unit that outputs one Data signal among a plurality of inputted Data signals in accordance with a selection signal (for example, a select signal).
  • a selection signal for example, a select signal
  • the block 42 outputs the input Data signal in response to the select signal. For example, when the select signal is at a high level, the block 42 outputs the input Data signal. On the other hand, when the select signal is at a low level, the block 42 suppresses the output of the Data signal.
  • the NOT circuit 43 is a circuit that outputs an inverted value of the input signal. For example, the NOT circuit 43 outputs the inverted select signal to the gate of the PMOS transistor 45.
  • the PMOS transistor 44 conducts and cuts off between the drain and the source in accordance with the output of the NOT circuit 43 input to the gate.
  • the NMOS transistor 45 conducts and cuts off between the drain and the source in accordance with a select signal input to the gate. For example, when the select signal is at a high level, the PMOS transistor 44 and the NMOS transistor 45 are turned on, so that the Data signal is output to the NOR circuit 46. On the other hand, when the select signal is at a low level, the MOS transistor 44 and the NMOS transistor 45 are turned off.
  • the NOR circuit 46 is a circuit that outputs a negative logical sum of input signals.
  • the NOR circuit 46 outputs a negative logical sum of the output of the selector 41 and the inverted block select signal. That is, when the block select signal is at low level, the output of the NOR circuit 46 is fixed at low level.
  • the NOR circuit 46 outputs, as the first signal, a negative logical sum of the output of the selection unit that outputs one Data signal among the plurality of input Data signals and the inverted value of the control signal as the first signal. It is an example of a fixing part that fixes the value of.
  • the PMOS transistor 44 and the NMOS transistor 45 of the block 42-1 of the selector 41-1 are turned on, and the other PMOS transistors 44 and NMOS transistors 45 provided in the selector 41-1 are turned off. Accordingly, the output of the selector 41-1 is at a high level and is input to the NOR circuit 46 connected to the selector 41-1.
  • the NOR circuit 46 connected to the selector 41-1 outputs a low level signal to the gates of the NMOS transistor 51 and the PMOS transistor 52 constituting the three-state inverter 5-1, since the block select signal 1 is at a high level. To do. Accordingly, the NMOS transistor 51 is turned on, and the NMOS transistor 51 discharges the output capacitance of the three-state inverter 5-1, so that the three-state inverter 5-1 outputs a low level signal.
  • the block select signal 1 is at a high level
  • the PMOS transistor 53 constituting the three-state inverter 5-1 is in an ON state. Therefore, for example, when the Data signal 11 is at a low level, the three-state inverter 5-1 outputs a high-level signal when the PMOS transistor 52 and the PMOS transistor 53 are turned on.
  • the outputs of the selectors 41-2 to 41-m are input to the corresponding NOR circuits 46, respectively.
  • the block select signals 2 to m are at a low level, high level signals are input to the NOR circuits 46 connected to the selectors 41-2 to 41-m, respectively.
  • the NOR circuit 46 connected to each of the selectors 41-2 to 41-m sends the low-level signals to the three-state inverters 5-2 to 5-5. Output to -m. That is, the input signal to the three-state inverter is fixed at a low level by the block select signal. In other words, the output of the NOR circuit 46 is fixed at a low level by the block select signal.
  • the NMOS transistor 51 provided in each of the three-state inverters 5-2 to 5-m is turned off. Since the block select signals 2 to m are at a low level, a high level signal is input to the gate of the PMOS transistor 53 provided in each of the three-state inverters 5-2 to 5-m to be turned off.
  • the NMOS transistor 51 and the PMOS transistor 53 included in each of the three-state inverters 5-2 to 5-m are turned off. Accordingly, the outputs of the three-state inverters 5-2 to 5-m are in a high impedance state. That is, since the input to the three-state inverter is fixed at a low level using the block select signal, a high impedance state is realized by three MOS transistors.
  • a high level signal is output from the output of the static selector circuit 20. That is, the static selector circuit 20 outputs the Data signal 11.
  • the output to the three-state inverter 5 is controlled by inputting the block select signal to the NOR circuit 46. That is, when the block select signal is high level, the NOR circuit 46 outputs a value corresponding to the Data signal, but when the block select signal is low level, the output of the NOR circuit 46 is input. It is fixed at the low level regardless of the Data signal. Since the input to the three-state inverter 5 is fixed at a low level, the output of the three-state inverter 5 becomes high impedance.
  • the input to the three-state inverter 5 to which the block select signal is input is fixed. It can be composed of individual pieces. Furthermore, since there is one NMOS transistor between the output terminal of the three-state inverter 5 and the ground, the speed at which the output capacitance of the three-state inverter 5 is discharged can be increased. That is, according to the three-state inverter 5 according to the third embodiment, the operation when a low-level signal is output can be speeded up.
  • FIG. 5 is a diagram illustrating a configuration of a static selector circuit as an example of an embodiment.
  • the static selector circuit 20a shown in FIG. 5 is an m ⁇ n-to-1 static selector circuit. Note that “n” is the number of blocks 42 to be described later, and “m” is the number of selectors 41 to be described later included in the dynamic selector circuit 1.
  • the static selector circuit 20a includes selectors 41-1 to 41-m, a NAND circuit 47, and three-state inverters 5a-1 to 5a-m. Three-state inverters 5a-1 to 5a-m are provided corresponding to selectors 41-1 to 41-m, respectively.
  • a NAND circuit 47 is provided for each of the selectors 41-1 to 41-m.
  • the static selector circuit 20a according to the fourth embodiment includes a NAND circuit 47 instead of the NOR circuit 46 in the static selector circuit 20 according to the third embodiment.
  • the other parts are configured in the same manner as the static selector circuit 20 according to the third embodiment. Since the same reference numerals as those already described indicate the same or substantially the same parts, detailed description thereof will be omitted.
  • a normal block select signal is input instead of an inverted block select signal.
  • reference numerals 41-1 to 41-m are used when one of a plurality of selectors needs to be specified, but reference numeral 41 is used when referring to an arbitrary selector.
  • reference numeral 41 is used when referring to an arbitrary selector.
  • the symbol 5a-3 to 5a-m is used when one of the plurality of three-state inverters needs to be specified, but the symbol 5a is used when indicating an arbitrary selector.
  • selectors 41-3 to 41- (m-1) have the same configuration as the selector 41-1, and therefore, for the sake of convenience, the selectors 41-3 to 41- (m-1) are shown in FIG. Illustration is omitted. Further, since the three-state inverters 5a-3 to 5a- (m-1) have the same configuration as the three-state inverter 5a-1, in FIG. 5, for convenience, the three-state inverters 5a-3 to 5a- Illustration of (m-1) is omitted.
  • FIG. 5 illustration of the NAND circuit 47 connected to each of the three-state inverters 5a-3 to 5a- (m-1) is omitted. Since the selectors 41-2 and 41-m have the same configuration as the selector 4-1, the detailed configurations of the selectors 41-1 and 41-m are omitted in FIG. 4 for the sake of convenience. Below, the connection relationship of each component is demonstrated.
  • the static selector circuit 20a includes Data signals 11 to mn, select signals ⁇ 1: n> and block select signals 1 to m (in the drawing, Data 11 to Data mn, select ⁇ 1> to select ⁇ n> and block select, respectively). 1 to block select m) are input.
  • the output of the selector 41 is connected to the NAND circuit 47.
  • the selector 41 receives a select signal and a Data signal.
  • the selector 41 includes blocks 42-1 to 42-n. Blocks 42-1 to 42-n are provided corresponding to select signals 1 to n, respectively.
  • codes indicating blocks codes 41-1 to 4-m are used when one of a plurality of blocks needs to be specified, but code 42 is used when indicating an arbitrary block.
  • the input and output of the NAND circuit 47 are connected to the output of the selector 41 and the input of the three-state inverter 5a, respectively. Specifically, the output of the NAND circuit 47 is connected to the gates of the NMOS transistor 55 and the PMOS transistor 56 constituting the three-state inverter 5a. Further, the block select signal is input to the NAND circuit 47. The block select signal is also input to the gate of the NMOS transistor 54 constituting the three-state inverter 5a.
  • the selector 41 In response to the select signal, the selector 41 outputs one of the input data signals to the NAND circuit 47.
  • the block 42 outputs the input Data signal in response to the select signal. For example, when the select signal is at a high level, the block 42 outputs the input Data signal. On the other hand, when the select signal is at a low level, the block 42 suppresses the output of the Data signal.
  • the NOT circuit 43 is a circuit that outputs an inverted value of the input signal.
  • the NOT circuit 43 outputs the inverted select signal to the gate of the PMOS transistor 45.
  • the PMOS transistor 44 conducts and cuts off between the drain and the source in accordance with the output of the NOT circuit 43 input to the gate.
  • the NMOS transistor 45 conducts and cuts off between the drain and the source in accordance with a select signal input to the gate.
  • the NAND circuit 47 is a circuit that outputs a negative logical product of the input signals.
  • the NAND circuit 47 outputs a negative logical product of the output of the selector 41 and the block select signal. That is, when the block select signal is at low level, the output of the NAND circuit 47 is fixed at high level.
  • the NAND circuit 47 outputs, as the first signal, a negative logical product of the output of the selection unit that outputs one Data signal among the plurality of input Data signals and the control signal. It is an example of the fixing
  • the PMOS transistor 44 and the NMOS transistor 45 of the block 42-1 of the selector 41-1 are turned on, and the other PMOS transistors 44 and NMOS transistors 45 provided in the selector 41-1 are turned off. Accordingly, the output of the selector 41-1 becomes high level and is input to the NAND circuit 47 connected to the selector 41-1.
  • the NAND circuit 47 connected to the selector 41-1 outputs a low level signal to the gates of the NMOS transistor 55 and the PMOS transistor 56 constituting the three-state inverter 5a-1 because the block select signal 1 is at a high level. To do. Accordingly, the PMOS transistor 56 is turned on, and the PMOS transistor 56 charges the output capacitance of the three-state inverter 5a-1, so that the three-state inverter 5a-1 outputs a high level signal.
  • the NMOS transistor 54 constituting the three-state inverter 5a-1 is in an ON state. Therefore, for example, when the Data signal 11 is at a low level, the three-state inverter 5a-1 outputs a low-level signal by turning on the NMOS transistor 54 and the NMOS transistor 55.
  • the outputs of the selectors 41-2 to 41-m are input to the corresponding NAND circuits 47, respectively.
  • the block select signals 2 to m are at a low level, low level signals are input to the NAND circuits 47 connected to the selectors 41-2 to 41-m, respectively.
  • the NAND circuit 47 connected to each of the selectors 41-2 to 41-m sends the high-level signals to the three-state inverters 5a-2 to 5a. Output to -m. That is, the input signal to the three-state inverter is fixed at a high level by the block select signal. In other words, the output of the NAND circuit 47 is fixed at a high level by the block select signal.
  • the PMOS transistor 56 provided in each of the three-state inverters 5a-2 to 5a-m is turned off. Since the block select signals 2 to m are at a low level, a low level signal is input to the gate of the NMOS transistor 54 provided in each of the three-state inverters 5a-2 to 5a-m to be turned off.
  • the NMOS transistor 54 and the PMOS transistor 56 included in each of the three-state inverters 5a-2 to 5a-m are turned off. Accordingly, the outputs of the three-state inverters 5a-2 to 5a-m have high impedance. That is, since the input to the three-state inverter is fixed at a high level using the block select signal, a high impedance state is realized by three MOS transistors.
  • a high level signal is output from the output of the static selector circuit 20. That is, the static selector circuit 20 outputs Data 11.
  • the block select signal is input to the NAND circuit 47 to control the output to the three-state inverter 5a. That is, when the block select signal is high level, the NAND circuit 47 outputs a value corresponding to the Data signal, but when the block select signal is low level, the output of the NAND circuit 47 is input. It is fixed at the high level regardless of the Data signal. Since the input to the three-state inverter 5a is fixed at a high level, the output of the three-state inverter 5a becomes high impedance.
  • the input to the three-state inverter 5a to which the block select signal is input is fixed. It can be composed of individual pieces. Furthermore, since there is one PMOS transistor between the output terminal of the three-state inverter 5a and the power supply, the speed of charging the output capacitance of the three-state inverter 5a can be increased. That is, according to the three-state inverter 5a according to the fourth embodiment, the operation when a high-level signal is output can be speeded up.
  • the power consumption can be reduced as compared with the conventional three-state inverter composed of four MOS transistors.
  • the block select signal when the block select signal is at a high level and the signal input to the three-state inverter 5 is at a low level, high-level output can be speeded up (see FIG. 6A). Further, when the block select signal is at a high level and the signal input to the three-state inverter 5a is at a high level, the low-level output can be speeded up (see FIG. 6B).
  • the block select signal when the block select signal is at low level, the signal input to the three-state inverter 5 is fixed at high level. As a result, the output of the three-state inverter 5 composed of three MOS transistors with one PMOS transistor reduced is set to high impedance (see FIG. 7A).
  • the block select signal is at low level, the three-state inverter 5 The signal input to the inverter 5a is fixed at a low level. As a result, the output of the three-state inverter 5a composed of three MOS transistors with one NMOS transistor reduced is set to high impedance (see FIG. 7B). Therefore, power consumption can be reduced.
  • the disclosed technique is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present embodiment.
  • the sources of the NMOS transistors N3, N6, 51, and 54 are grounded.
  • the present invention is not limited to this, and is connected to a negative power source (an example of a second power source). It may be done.
  • the case where the three-state inverters 5 and 5a are used in the select circuit has been described as an example.
  • the present invention is not limited to this, and the three-state inverters 5 and 5a according to the present embodiment are included. You may apply to another circuit.

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Abstract

　第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタ（５２，５６）および第２のＭＯＳトランジスタ（５１，５５）から構成されるＣＭＯＳインバータと、第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタ（５３，５４）と、を縦続接続して構成される出力部（５，５ａ）と、制御信号基づいて第１信号の値を固定する固定部（２，３，２ａ，３ａ，４６，４７）と、をそなえ、制御信号が、第２信号の出力を抑止することを示している場合に、固定部（２，３，２ａ，３ａ，４６，４７）は、第１のＭＯＳトランジスタ（５２，５６）がオフ状態となる値または第２トランジスタ（５１，５５）がオフ状態となる値に第１信号を固定する。

Description

集積回路
　本件は、集積回路に関する。
　出力がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となるスリーステートインバータ回路（クロックドインバータ回路）が知られている。
　図８は、従来のスリーステートインバータ回路を示す図である。スリーステートインバータ回路１００は、ＮＭＯＳトランジスタ１０１，１０２およびＰＭＯＳトランジスタ１０３，１０４の合計４個のＭＯＳトランジスタにより構成される。ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０３のゲートは共通であり、このゲートには入力信号が入力される。ＮＭＯＳトランジスタ１０１ゲートには、制御信号が入力され、ＰＭＯＳトランジスタ１０４のゲートにはインバータ１０５によって反転された制御信号が入力される。
　制御信号がローレベルの場合、ＮＭＯＳトランジスタ１０１およびＰＭＯＳトランジスタ１０４はオフ状態となるため、スリーステートインバータ回路１００の出力はハイインピーダンスになる。一方、制御信号がハイレベルの場合、ＮＭＯＳトランジスタ１０１およびＰＭＯＳトランジスタ１０４はオン状態となるため、入力信号の反転した値が、スリーステートインバータ回路１００から出力される。
特開２００４－１１０４９０号公報
　図９は、上記スリーステートインバータ回路１００を用いたダイナミックセレクタ回路である。
　図９に示すダイナミックセレクタ回路２００は、ｍ×ｎ対１のダイナミックセレクタ回路であり、ダイナミックブロック４０－１～４０－(ｍ/２)をそなえる。このダイナミックブロック４０－１～４０－(ｍ/２)ごとにスリーステートインバータ１００がそなえられる。
　なお、ダイナミックブロック４０－３～４０－(ｍ-２)/２はそれぞれ、ダイナミックブロック４０－１と同様の構成を有するため、図９中においては、便宜上、ダイナミックブロック４０－３～４０－(ｍ-２)/２の図示は省略している。
　さらに、ダイナミックブロック４０－２，４０－(ｍ/２)は、ダイナミックブロック４０－１と同様の構成を有するため、図９中においては、便宜上、ダイナミックブロック４０－２，４０－(ｍ/２)の詳細な構成は省略している。
　このダイナミックセレクタ回路２００は、信号φがローレベルの期間(precharge期間)にＰＭＯＳトランジスタPがオン状態、ＮＭＯＳトランジスタFがオフ状態となり、信号線Dyn１，２の電圧がハイレベルとなる。その後、信号φがハイレベルの期間(evaluation期間)にＰＭＯＳトランジスタPがオフ状態，ＮＭＯＳトランジスタFがオン状態となる。このevaluation期間において、ダイナミックセレクタ回路２００は、選択信号に応じて、Data信号１１～ｍｎ（図中、Data １１～Data ｍｎと記載）のいずれかを出力する。
　ここで、例えば、選択信号とは、select信号１１～ｍｎ（図中、select１１～select ｍｎと記載），sel信号（図中、selと記載）およびblock select信号１～ (ｍ/２)（図中、block select １～block select (ｍ/２)と記載）である。また、block select信号１～ (ｍ/２)，select信号１１～２ｎ，select信号３１～４ｎおよびselect信号(ｍ-１)１～ｍｎはそれぞれ1hotとなることを条件とする1hot信号である。ここで、1hotとは、複数の信号のうち1つの信号だけがハイレベルで、その他の信号がローレベルであることを意味する。
　ここで、block select信号１～ (ｍ/２)のそれぞれは、ダイナミックブロック４０－１～４０－(ｍ/２)に対応して設けられた信号である。block select信号1～block select信号(ｍ/２)のそれぞれは、ダイナミックブロック４０－１～４０－(ｍ/２)から出力された信号を対応するスリーステートインバータ１００から出力するか否かを示す信号である。例えば、block select信号がローレベルの場合、スリーステートインバータ１００の出力を抑止することを示す。
　図９に示すダイナミックセレクタ回路２００についてのタイムチャートを図１０に示す。図１０に示すタイムチャートは、ダイナミックブロック４０－１，４０－２に対応するblock select信号１，２がローレベルのときにおいても、これらのダイナミックブロック４０－１，４０－２の出力信号は、それぞれローレベル，ハイレベルとなることを示している。すなわち、ダイナミックブロック４０－１～４０－(ｍ/２)に対応するblock select信号１～ (ｍ/２)がローレベルの場合でも、ダイナミックブロック４０－１～４０－(ｍ/２)の出力はローレベルまたはハイレベルとなり、一方の値に固定されない。
　従って、ダイナミックブロック４０－１～４０－(ｍ/２)の出力信号の衝突を避けるため、ダイナミックブロック４０－１～４０－(ｍ/２)の後段にはそれぞれスリーステートインバータ回路１００を設ける。
　また、図１１は、上記スリーステートインバータ回路１００を用いたスタティックセレクタ回路である。
　図１１に示すスタティックセレクタ回路３００は、ｍ×ｎ対１のスタティックセレクタ回路であり、セレクタ５０－１～５０－ｍをそなえる。select信号＜１：ｎ＞（図中、select＜１＞～select＜ｎ＞と記載）及びblock select信号１～ｍ（図中、block select １～block select ｍと記載）はそれぞれ1hot信号である。
　なお、セレクタ５０－３～５０－(ｍ-１)はそれぞれ、セレクタ５０－１と同様の構成を有するため、図１１中においては、便宜上、セレクタ５０－３～５０－(ｍ-１)の図示は省略している。
　さらに、セレクタ５０－２，５０－mは、セレクタ５０－１と同様の構成を有するため、図１１中においては、便宜上、セレクタ５０－２，５０－ｍの詳細な構成は省略している。
　スタティックセレクタ回路３００においては、select信号＜１：ｎ＞により、セレクタ５０－１～５０－ｍのそれぞれが出力するData信号が選択される。そして、最終的にblock select信号１～ｍによりスリーステートインバータ１００を制御することで、セレクタ５０－１～５０－ｍのうち１のセレクタの出力を、スリーステートインバータ１００から出力する。
　このスタティックセレクタ回路３００ついても、block select信号１～ｍがローレベルのときにおいて、対応するセレクタ５０－１～５０－ｍの出力がローレベルまたはハイレベルとなり、一方の値に固定されない。
　従って、信号の衝突を避けるため、セレクタ５０の後段にスリーステートインバータ回路１００を設ける。
　以上から、セレクタ回路等の回路全体の動作を高速化するためには、スリーステートインバータ回路の動作の高速化が求められる。また、従来のスリーステートインバータ回路はトランジスタが多いため、消費電力が大きくなってしまう。
　本件の目的は、スリーステートインバータ回路の動作速度を高速化すること、および、スリーステートインバータ回路の消費電力を削減することである。
　なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の1つとして位置付けることができる。
　本集積回路は、第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部と、前記制御信号基づいて前記第１信号の値を固定する固定部と、をそなえ、前記制御信号が、前記第２信号の出力を抑止することを示している場合に、前記固定部は、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する。
　開示の集積回路によれば集積回路の動作速度を高速化すること、および、集積回路の消費電力を削減することができる。
実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。 実施形態の一例としてのダイナミックセレクタ回路のタイムチャートを示す図である。 実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。 実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。 実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。 （Ａ），（Ｂ）は、実施形態の一例としてのスリーステートインバータの動作を説明するための図である。 （Ａ），（Ｂ）は、実施形態の一例としてのスリーステートインバータの動作を説明するための図である。 従来のスリーステートインバータの構成を示す図である。 従来のスリーステートインバータを用いたダイナミックセレクタ回路の構成を示す図である。 従来のスリーステートインバータを用いたダイナミックセレクタ回路のタイムチャートを示す図である。 従来のスリーステートインバータを用いたスタティックセレクタ回路の構成を示す図である。
　以下、図面を参照して本集積回路に係る実施形態の一例を説明する。
　〔Ａ〕第１実施形態
　図１は、実施形態の一例としてのダイナミックセレクタ回路（集積回路）の構成を示す図である。図１に示すダイナミックセレクタ回路１は、ｍ×ｎ対１のダイナミックセレクタ回路である。なお、”ｎ”は、後述するブロック３１におけるＮＭＯＳトランジスタＮ１の数あるいは後述するブロック３２におけるＮＭＯＳトランジスタＮ４の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれるブロック３１，３２の総数である。
　第１実施形態にかかるダイナミックセレクタ回路１は、図１に示すように、ＡＮＤ回路２，ＡＮＤ回路３，ダイナミックブロック４－１～４－(ｍ/２)，スリーステートインバータ５－１～５－(ｍ/２)，ＮＯＴ回路６，ＮＯＴ回路７およびＮＯＴ回路８をそなえている。
　スリーステートインバータ５－１～５－(ｍ/２)は、それぞれダイナミックブロック４－１～４－(ｍ/２)に対応してそなえられる。また、ＮＯＴ回路７は、ダイナミックブロック４－１～４－(ｍ/２)ごとにそなえられる。ＡＮＤ回路２，３は、それぞれダイナミックブロック４－１～４－(ｍ/２)ごとにそなえられる。
　以下、ダイナミックブロックを示す符号としては、複数のダイナミックブロックのうち１つを特定する必要があるときには符号４－１～４－(ｍ/２)を用いるが、任意のダイナミックブロックを指すときには符号４を用いる。
　また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５－１～５－(ｍ/２)を用いるが、任意のスリーステートインバータを指すときには符号５を用いる。
　なお、ダイナミックブロック４－３～４－(ｍ-２)/２はそれぞれ、ダイナミックブロック４－１と同様の構成を有するため、図１中においては、便宜上、ダイナミックブロック４－３～４－(ｍ-２)/２の図示は省略している。
　また、スリーステートインバータ５－３～５－(ｍ-２)/２はそれぞれ、スリーステートインバータ５－１と同様の構成を有するため、図１中においては、便宜上、スリーステートインバータ５－３～５－(ｍ-２)/２の図示は省略している。
　さらに、図１中においては、スリーステートインバータ５－３～５－(ｍ-２)/２のそれぞれに接続されるＮＯＴ回路７およびダイナミックブロック４－３～４－(ｍ-２)/２のそれぞれに接続されるＮＡＮＤ回路２，３の図示は省略している。
　また、ダイナミックブロック４－２，４－(ｍ/２)は、ダイナミックブロック４－１と同様の構成を有するため、図１中においては、便宜上、ダイナミックブロック４－２，４－(ｍ/２)の詳細な構成は省略している。
　以下に、各構成要素の接続関係を説明する。
　ダイナミックセレクタ回路１には、Data信号１１～ｍｎ，信号φ，sel信号，select信号＜１：ｎ＞およびblock select信号１～(ｍ/２)（図中、それぞれData １１～Data ｍｎ，φ，sel，select＜１：ｎ＞およびblock select 1～block select (ｍ/２)と記載）が入力される。
　以下、Data信号を示す符号としては、複数のData信号のうち１つを特定する必要があるときには符号１１～ｍｎを用いるが、任意のData信号を指すときには単にData信号という。
　また、以下、block select信号を示す符号としては、複数のblock select信号のうち１つを特定する必要があるときには符号１～(ｍ/２)を用いるが、任意のblock select信号を指すときには単にblock select信号という。
　さらに、以下、select信号＜１：ｎ＞を単にselect信号という場合がある。
　なお、sel信号は、ブロック３１，３２（後述）に入力されたData信号のうち、どちらのブロックに入力されたData信号をダイナミックセレクタ回路１から出力するかを示す信号である。例えば、sel信号が、ハイレベルの場合には、ブロック３２に入力されたData信号のうち一のData信号をダイナミックセレクタ回路１から出力することを示す。一方、例えば、sel信号が、ローレベルの場合には、ブロック３１に入力されたData信号のうち一のData信号をダイナミックセレクタ回路１から出力することを示す。すなわち、sel信号は、入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号として機能する。
　また、select信号は、ブロック３１，３２のそれぞれにおいて、入力されるData信号のうち、どのData信号に基づく信号を、後述するＮＡＮＤ回路３３へ出力するかを示す信号である。すなわち、select信号は、入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号として機能する。なお、select信号は、例えば、1hot信号である。
　さらに、block select信号は、ダイナミックブロック４ごとに対応して設けられた信号であり、ダイナミックブロック４から出力された信号をそのダイナミックブロック４に接続されたスリーステートインバータ５から出力するか否かを示す信号である。block select信号１～(ｍ/２)は、それぞれダイナミックブロック４－１～４－(ｍ/２)に対応している。また、block select信号１～(ｍ/２)は、それぞれスリーステートインバータ５－１～５－(ｍ/２)に対応している。なお、block select信号は、例えば、1hot信号である。例えば、block select信号が、ハイレベルの場合、ダイナミックブロック４から出力された信号を入力として、対応するスリーステートインバータ５がローレベルまたはハイレベルの信号を出力することを示す。一方、例えば、block select信号が、ローレベルの場合、ダイナミックブロック４から出力された信号を入力として、対応するスリーステートインバータ５がローレベルまたはハイレベルの信号を出力することを抑止することを示す。
　信号φは、一定周期内でハイレベルおよびローレベルを繰り返す信号である。
　ＮＯＴ回路６には、sel信号が入力され、ＮＯＴ回路６の出力は、ＡＮＤ回路２の入力に接続される。
　ＡＮＤ回路２の入力には、ＮＯＴ回路６の出力が接続されるとともに、ＡＮＤ回路２の出力は、ダイナミックブロック４に接続されている。また、ＡＮＤ回路２には、select信号およびＡＮＤ回路２が接続されたダイナミックブロック４に対応するblock select信号が入力される。
　ＡＮＤ回路３の出力は、ダイナミックブロック４に接続されている。ＡＮＤ回路３の入力には、sel信号，select信号およびＡＮＤ回路３が接続されたダイナミックブロック４に対応するblock select信号が入力される。
　ダイナミックブロック４には、ＡＮＤ回路２およびＡＮＤ回路３の出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック４には複数のData信号が入力される。また、ダイナミックブロック４の出力は、対応するスリーステートインバータ５に接続される。
　ダイナミックブロック４は、ブロック３１，３２およびＮＡＮＤ回路３３をそなえている。
　ブロック３１には、ＡＮＤ回路２の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック３１の出力は、ＮＡＮＤ回路３３に接続されている。
　ブロック３１は、ＰＭＯＳトランジスタＰ１，Ｐ２，サブブロックｂ１１～ｂ１nをそなえている。
　以下、サブブロックを示す符号としては、複数のサブブロックのうち１つを特定する必要があるときには符号ｂ１１～ｂ１nを用いるが、サブブロックｂ１１～ｂ１nのうち任意のサブブロックを指すときには符号ｂ１を用いる。
　ＰＭＯＳトランジスタＰ１のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ２のドレインおよびサブブロックｂ１１～ｂ１nに接続されている。より具体的には、ＰＭＯＳトランジスタＰ１のドレインは、ＰＭＯＳトランジスタＰ２のドレインおよびサブブロックｂ１１～ｂ１nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ１のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ１のゲートには、信号φが入力されている。
　ＰＭＯＳトランジスタＰ２のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ２のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１のドレインおよびサブブロックｂ１１～ｂ１nに接続されている。より具体的には、ＰＭＯＳトランジスタＰ２のドレインは、ＰＭＯＳトランジスタＰ１のドレインおよびサブブロックｂ１１～ｂ１nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ１のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ２のゲートは、ＮＡＮＤ回路３３の出力に接続されている。
　サブブロックｂ１は、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＡＮＤ回路３３に接続されている。また、サブブロックｂ１には、ＡＮＤ回路２の出力が接続されている。なお、サブブロックｂ１は、グラウンドに接続されている。すなわち、サブブロックｂ１１～ｂ１nは、並列接続されている。さらに、サブブロックｂ１には、ＡＮＤ回路２の出力が接続されている。さらに、サブブロックｂ１には、信号φおよび複数のData信号が入力される。
　サブブロックｂ１は、ＮＭＯＳトランジスタＮ１～Ｎ３をそなえている。
　ＮＭＯＳトランジスタＮ１のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＡＮＤ回路３３の入力に接続されている。さらに、ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。サブブロックｂ１１～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートは、ＡＮＤ回路２の出力に接続されている。また、サブブロックｂ１１～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートには、それぞれ、select信号＜１＞～＜ｎ＞のそれぞれと反転したsel信号とblock select信号との論理積が入力される。例えば、サブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートには、select信号＜１＞と反転したsel信号とblock select信号との論理積が入力される。
　ＮＭＯＳトランジスタＮ２のドレインおよびソースは、ＮＭＯＳトランジスタＮ１のソースおよびＮＭＯＳトランジスタＮ３のドレインとそれぞれ接続されている。サブブロックｂ１１～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ２のゲートには、それぞれData信号が入力される。
　ＮＭＯＳトランジスタＮ３のドレインおよびソースは、ＮＭＯＳトランジスタＮ２のソースおよびグラウンドとそれぞれ接続されている。サブブロックｂ１１～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ３のゲートは、共通であり、信号φが入力される。
　信号線ｄ１には、ＰＭＯＳトランジスタＰ１，Ｐ２のドレイン，サブブロックｂ１１～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のドレインおよびＮＡＮＤ回路３３の入力が接続される。
　ブロック３２には、ＡＮＤ回路３の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック３２の出力は、ＮＡＮＤ回路３３に接続されている。
　ブロック３２は、ＰＭＯＳトランジスタＰ３，Ｐ４，サブブロックｂ２１～ｂ２nをそなえている。
　以下、サブブロックを示す符号としては、複数のサブブロックのうち１つを特定する必要があるときには符号ｂ２１～ｂ２nを用いるが、サブブロックｂ２１～ｂ２nのうち任意のサブブロックを指すときには符号ｂ２を用いる。
　ＰＭＯＳトランジスタＰ３のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ３のドレインは、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ４のドレインおよびサブブロックｂ２１～ｂ２nと接続されている。より具体的には、ＰＭＯＳトランジスタＰ３のドレインは、ＰＭＯＳトランジスタＰ４のドレインおよびサブブロックｂ２１～ｂ２nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ４のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ３のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ３のゲートには、信号φが入力されている。
　ＰＭＯＳトランジスタＰ４のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ４のドレインは、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３のドレインおよびサブブロックｂ２１～ｂ２nと接続されている。より具体的には、ＭＯＳトランジスタＰ４のドレインは、ＰＭＯＳトランジスタＰ３のドレインおよびサブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ４のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ４のゲートは、ＮＡＮＤ回路３３の出力に接続されている。
　サブブロックｂ２は、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３，Ｐ４のドレインおよびＮＡＮＤ回路３３に接続されている。また、サブブロックｂ２には、ＡＮＤ回路３の出力が接続されている。なお、サブブロックｂ２は、グラウンドに接続されている。すなわち、サブブロックｂ２１～ｂ２nは、並列接続されている。さらに、サブブロックｂ２には、信号φおよび複数のData信号が入力される。
　サブブロックｂ２は、ＮＭＯＳトランジスタＮ４～Ｎ６をそなえている。
　ＮＭＯＳトランジスタＮ４のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３の入力およびＰＭＯＳトランジスタＰ３，Ｐ４のドレインに接続される。さらに、ＮＭＯＳトランジスタＮ４のソースは、ＮＭＯＳトランジスタＮ５のドレインに接続されている。サブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のゲートは、ＡＮＤ回路３の出力に接続されている。また、サブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のゲートには、それぞれ、select信号＜１＞～＜ｎ＞のそれぞれとsel信号およびblock select信号との論理積が入力される。例えば、サブブロックｂ２１にそなえられたＮＭＯＳトランジスタＮ１のゲートには、select信号＜１＞とsel信号およびblock select信号との論理積が入力される。
　ＮＭＯＳトランジスタＮ５のドレインおよびソースは、ＮＭＯＳトランジスタＮ４のソースおよびＮＭＯＳトランジスタＮ６のドレインとそれぞれ接続されている。サブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ５のゲートには、それぞれＤａｔａ信号が入力される。
　ＮＭＯＳトランジスタＮ６のドレインおよびソースは、ＮＭＯＳトランジスタＮ５のソースおよびグラウンドとそれぞれ接続されている。サブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ６のゲートは、共通であり、信号φが入力される。
　信号線ｄ２には、ＰＭＯＳトランジスタＰ３，Ｐ４のドレイン，サブブロックｂ２１～ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のドレインおよびＮＡＮＤ回路３３の入力が接続される。
　ＮＡＮＤ回路３３の入力には、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＭＯＳトランジスタＮ１のドレインが接続される。さらに、ＮＡＮＤ回路３３の入力には、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３，Ｐ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインが接続される。また、ＮＡＮＤ回路３３の出力は、スリーステートインバータ５に接続される。
　なお、ダイナミックブロック４の構成は、上記の構成に限定されるものではない。
　スリーステートインバータ５には、ＮＡＮＤ回路３３の出力およびＮＯＴ回路７の出力が接続されている。また、スリーステートインバータ５の出力には、ＮＯＴ回路８の入力が接続されている。
　スリーステートインバータ５は、ＮＭＯＳトランジスタ５１，ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３をそなえている。
　ＮＭＯＳトランジスタ５１のドレインは、ＰＭＯＳトランジスタ５２のドレインと接続されている。また、ＮＭＯＳトランジスタ５１のソースは接地されている。言い換えれば、ＮＭＯＳトランジスタ５１のソースは０Ｖの電源に接続されている。さらに、ＮＭＯＳトランジスタ５１のゲートは、ＰＭＯＳトランジスタ５２のゲートと接続されている。また、ＮＭＯＳトランジスタ５１のゲートは、ＮＡＮＤ回路３３の出力と接続されている。
　ＰＭＯＳトランジスタ５２のドレインおよびソースは、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５３のドレインとそれぞれ接続されている。さらに、ＰＭＯＳトランジスタ５２のゲートは、ＮＭＯＳトランジスタ５１のゲートと接続されている。また、ＰＭＯＳトランジスタ５２のゲートは、ＮＡＮＤ回路３３の出力と接続されている。
　ここで、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５２のドレインが、スリーステートインバータ５の出力である。また、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートが、スリーステートインバータ５の入力である。
　ＰＭＯＳトランジスタ５３のドレインおよびソースは、ＰＭＯＳトランジスタ５２のソースおよび電源にそれぞれ接続されている。また、ＰＭＯＳトランジスタ５３のゲートは、ＮＯＴ回路７の出力と接続されている。
　すなわち、ＮＭＯＳトランジスタ５１（第２のＭＯＳトランジスタの一例）とＰＭＯＳトランジスタ５２（第１のＭＯＳトランジスタの一例）とは、ＣＭＯＳインバータを構成している。そして、電源（第１の電源）－グラウンド（第２の電源）間において、このＣＭＯＳインバータが、ＰＭＯＳトランジスタ５３（第３のＭＯＳトランジスタの一例）と縦続接続されている。すなわち、スリーステートインバータ５は、ＣＭＯＳインバータと、第３のＭＯＳトランジスタと、を第１の電源と第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部の一例である。
　ＮＯＴ回路７の入力には、対応するblock select信号が入力される。さらに、ＮＯＴ回路７の出力は、ＰＭＯＳトランジスタ５３のゲートに接続されている。
　ＮＯＴ回路８の入力には、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５２のソースが接続されている。
　次に、各構成要素の機能について説明する。
　ＡＮＤ回路２は、入力された信号の論理積を出力する回路である。例えば、ＡＮＤ回路２は、select信号と，ＮＯＴ回路６によって反転されたsel信号とblock select信号との論理積を出力する。
　ＡＮＤ回路３は、入力された信号の論理積を出力する回路である。例えば、select信号，sel信号および対応するblock select信号の論理積を出力する。
　ＮＯＴ回路６は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路６は、入力されたsel信号の反転した値を出力する。
　ダイナミックブロック４は、入力された複数のData信号のうち、一のData信号を選択的に出力する。例えば、ダイナミックブロック４は、信号φ，select信号，sel信号およびblock select信号に応じて、ダイナミックブロック４に入力された複数のData信号のうち一のData信号を出力する。具体的には、ダイナミックブロック４は、信号φ，ＡＮＤ回路２，３の出力に応じて、複数のData信号のうち一のData信号を、対応するスリーステートインバータ５へ出力する。すなわち、ダイナミックブロック４は、入力された複数のData信号のうち一のData信号を出力する選択部の一例である。
　ブロック３１は、自身に入力された信号に応じた信号を出力する。例えば、ブロック３１は、自身に入力された信号φおよびＡＮＤ回路２の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をＮＡＮＤ回路３３に出力する。
　ＰＭＯＳトランジスタＰ１は、ゲートに入力される信号φに応じて電源と信号線ｄ１との間を導通・遮断する。
　ＰＭＯＳトランジスタＰ２は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じて電源と信号線ｄ１との間を導通・遮断する。
　サブブロックｂ１は、信号φ，ＡＮＤ回路２の出力およびData信号に応じて、信号線ｄ１の電圧を変化させる。すなわち、サブブロックｂ１は、信号φ，block select信号，select信号，sel信号およびData信号に応じて、信号線ｄ１の電圧を変化させる。
　ＮＭＯＳトランジスタＮ１は、ゲートに入力されるＡＮＤ回路２の出力に応じて信号線ｄ１とＮＭＯＳトランジスタＮ２との間を導通・遮断する。
　従って、block select信号がローレベルの場合、ＡＮＤ回路２の出力はローレベルとなり、ＮＭＯＳトランジスタＮ１がオフ状態となるため、信号線ｄ１はprecharge後の電圧（ハイレベル）に固定される。
　ＮＭＯＳトランジスタＮ２は、ゲートに入力されるData信号に応じてＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３との間を導通・遮断する。
　ＮＭＯＳトランジスタＮ３は、ゲートに入力される信号φに応じてＮＭＯＳトランジスタＮ２とグラウンドとの間を導通・遮断する。
　ブロック３２は、自身に入力された信号に応じた信号を出力する。例えば、ブロック３２は、自身に入力された信号φおよびＡＮＤ回路３の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をＮＡＮＤ回路３３に出力する。
　ＰＭＯＳトランジスタＰ３は、ゲートに入力される信号φに応じて電源と信号線ｄ２との間を導通・遮断する。
　ＰＭＯＳトランジスタＰ４は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じて電源と信号線ｄ２との間を導通・遮断する。
　サブブロックｂ２は、信号φ，ＡＮＤ回路３の出力およびData信号に応じて、信号線ｄ２の電圧を変化させる。すなわち、サブブロックｂ２は、信号φ，block select信号，select信号，sel信号およびData信号に応じて、信号線ｄ２の電圧を変化させる。
　ＮＭＯＳトランジスタＮ４は、ゲートに入力されるＡＮＤ回路３の出力に応じて信号線ｄ２とＮＭＯＳトランジスタＮ５との間を導通・遮断する。
　従って、block select信号がローレベルの場合、ＡＮＤ回路３の出力はローレベルとなり、ＮＭＯＳトランジスタＮ４がオフ状態となるため、信号線ｄ２はprecharge後の電圧（ハイレベル）に固定される。
　ＮＭＯＳトランジスタＮ５は、ゲートに入力されるData信号に応じてＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ６との間を導通・遮断する。
　ＮＭＯＳトランジスタＮ６は、ゲートに入力される信号φに応じてＮＭＯＳトランジスタＮ５とグラウンドとの間を導通・遮断する。
　ＮＡＮＤ回路３３は、入力された信号の否定論理積を出力する回路である。例えば、ＮＡＮＤ回路３３は、信号線ｄ１の電圧と信号線ｄ２の電圧との否定論理積を出力する。
　従って、block select信号がローレベルの場合、信号線ｄ１，ｄ２はprecharge後の電圧（ハイレベル）に固定されているため、ＮＡＮＤ回路３３の出力はローレベルに固定される。
　ＮＯＴ回路７は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路７は、入力されたblock select信号の反転した値を出力する。
　スリーステートインバータ５は、自身に入力される信号に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。具体的には、スリーステートインバータ５は、ＮＯＴ回路７およびＮＡＮＤ回路３３の出力に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。
　ＮＭＯＳトランジスタ５１は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じてＰＭＯＳトランジスタ５２とグラウンドとの間を導通・遮断する。
　ＰＭＯＳトランジスタ５２は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じてＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５１との間を導通・遮断する。
　ＰＭＯＳトランジスタ５３は、ゲートに入力されるＮＯＴ回路７の出力に応じて、電源とＰＭＯＳトランジスタ５２との間を導通・遮断する。
　ＰＭＯＳトランジスタ５３のゲートに入力される信号がローレベルの場合、すなわち、block select信号がハイレベルの場合、ＰＭＯＳトランジスタ５３はオン状態となり、ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とは、通常のＣＭＯＳインバータとして機能する。すなわち、ＰＭＯＳトランジスタ５３のゲートに入力される信号がローレベルの場合において、スリーステートインバータ５はＮＡＮＤ回路３３の出力の反転した値を出力する。ここで、ＮＭＯＳトランジスタ５１は第２のＭＯＳトランジスタの一例であり、ＰＭＯＳトランジスタ５２は、第１のＭＯＳトランジスタの一例である。従って、ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とからなるＣＭＯＳインバータは、第１信号（例えば、ＮＡＮＤ回路３３の出力信号）を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータの一例である。
　具体的には、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにハイレベルの信号が入力された場合には、ＮＭＯＳトランジスタ５１がオン状態となる。したがって、ＮＭＯＳトランジスタ５１によってスリーステートインバータ５の出力容量が放電されることで、スリーステートインバータ５はローレベルの信号を出力する。
　また、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにローレベルの信号が入力された場合には、ＰＭＯＳトランジスタ５２がオン状態となる。従って、ＰＭＯＳトランジスタ５２，５３によってスリーステートインバータ５の出力容量が充電されることで、スリーステートインバータ５はハイレベルの信号を出力する。
　一方、ＰＭＯＳトランジスタ５３のゲートに入力される信号がハイレベルの場合、すなわち、block select信号がローレベルの場合、ＰＭＯＳトランジスタ５３はオフ状態となる。すなわち、ＰＭＯＳトランジスタ５３は第２信号の出力を制御する制御信号（例えば、block select信号）がゲート端子に入力されるとともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタの一例である。そして、ＮＭＯＳトランジスタ５１のゲートおよびＰＭＯＳトランジスタ５２のゲートにローレベルの信号が入力されると、ＮＭＯＳトランジスタ５１はオフ状態となるため、スリーステートインバータ５の出力端子はハイインピーダンス状態となる。つまり、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となることで、スリーステートインバータ５の出力端子はハイインピーダンスとなる。
　ＮＯＴ回路８は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路８は、入力されたスリーステートインバータ５の出力の反転した値を出力する。
　次に、第１実施形態にかかるダイナミックセレクト回路全体の動作について説明する。
　一例として、ダイナミックブロック４－１がそなえるブロック１１のＮＭＯＳトランジスタＮ２に入力されているData信号１１を選択・出力する場合について説明する。
　まず、信号φがローレベルのとき、すなわちprecharge期間のとき、ＰＭＯＳトランジスタＰ１，Ｐ３がオン状態、ＮＭＯＳトランジスタＮ３，Ｎ６がオフ状態とるため、信号線ｄ１，ｄ２の電圧がハイレベルとなる。信号線ｄ１，ｄ２の電圧がハイレベルとなることで、ＮＡＮＤ回路３３の出力はローレベルとなり、ＰＭＯＳトランジスタＰ２，Ｐ４がオン状態となる。
　なお、信号φがハイレベルの期間に信号線d１，ｄ２の電圧がローレベルになると、信号φがハイレベルの期間は、信号線d１，ｄ２をハイレベルに戻すことができない。このため、例えば、信号φがハイレベルの期間にselect１１～select ｍｎ及びData １１～Data ｍｎを変化させない。
　従って、precharge期間のとき、ＡＮＤ回路２およびＡＮＤ回路３の出力信号select１１～ｍｎおよびData １１～ｍｎが確定されている。
　その後、信号φがハイレベルとなり、evaluation期間になると、ＰＭＯＳトランジスタＰ１，Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ３，Ｎ６はオン状態となる。従って、信号線ｄ１の電圧は、ＡＮＤ回路２の出力信号およびＮＭＯＳトランジスタＮ２に入力されたData信号に応じた値となる。また、信号線ｄ２の電圧は、ＡＮＤ回路３の出力信号およびＮＭＯＳトランジスタＮ５に入力されたData信号に応じた値となる。
　例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック４－１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４－１に接続されたＡＮＤ回路２の出力はハイレベルとなる。従って、ダイナミックブロック４－１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１～Ｎ３はオン状態となり、ダイナミックブロック４－１の信号線ｄ１の電圧は、ローレベルとなる。また、ダイナミックブロック４－１のサブブロックｂ１２～サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４－１に接続されたＡＮＤ回路２の出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック４－１のサブブロックｂ１２～ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１はオフ状態となる。
　一方、sel信号がローレベルのため、ダイナミックブロック４－１に接続されたＡＮＤ回路３の出力はローレベルとなる。従って、ダイナミックブロック４－１のサブブロックｂ２にそなえられたＮＭＯＳトランジスタＮ４は、オフ状態となるため、信号線ｄ２の電圧は、ハイレベルを維持する。
　以上の動作により、ダイナミックブロック４－１にそなえられたＮＡＮＤ回路３３には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック４－１にそなえられたＮＡＮＤ回路３３は、スリーステートインバータ５－１にそなえられるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにハイレベルの信号を出力する。
　従って、ＮＭＯＳトランジスタ５１はオン状態となり、ＮＭＯＳトランジスタ５１がスリーステートインバータ５－１の出力容量を放電することで、スリーステートインバータ５－１はローレベルの信号を出力する。
　なお、block select信号１は、ハイレベルであるため、スリーステートインバータ５－１に接続されたＮＯＴ回路７の出力はローレベルとなり、スリーステートインバータ５－１を構成するＰＭＯＳトランジスタ５３はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３がオン状態となることでスリーステートインバータ５－１はハイレベルの信号を出力する。
　また、block select信号２～block select信号(ｍ/２)はローレベルのため、ダイナミックブロック４－２～ダイナミックブロック４－(ｍ/２)のそれぞれに接続されたＡＮＤ回路２およびＡＮＤ回路３の出力はローレベルとなる。従って、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＭＯＳトランジスタＮ１，Ｎ４はオフ状態となる。よって、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられた信号線ｄ１，ｄ２の電圧は、ハイレベルを維持する。
　従って、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３は、それぞれスリーステートインバータ５－２～５－(ｍ/２)にローレベルの信号を出力する。すなわち、選択部は、論理積回路の出力に応じて、出力を決定する。つまり、block select信号によって、スリーステートインバータ５へのＮＡＮＤ回路３３の出力がローレベルに固定される。言い換えれば、block select信号によって、スリーステートインバータ５の入力がローレベルに固定される。すなわち、ＡＮＤ回路２，３は、制御信号に基づいて第１信号の値を固定する固定部の一例である。より具体的には、ＡＮＤ回路２，３は、選択部の出力を固定することで、第１信号の値を固定する固定部の一例である。
　従って、スリーステートインバータ５－２～５－(ｍ/２)のそれぞれにそなえられるＮＭＯＳトランジスタ５１は、オフ状態となる。すなわち、ＡＮＤ回路２，３は、制御信号が、第２信号の出力を抑止することを示している場合に、第２のＭＯＳトランジスタのソース端子が第２の電源に接続されている場合には、第２トランジスタがオフ状態となる値に第１信号を固定する固定部の一例である。
　なお、block select信号２２～ (ｍ/２)は、ローレベルであるため、スリーステートインバータ５－２～５－ｍのそれぞれに含まれるＰＭＯＳトランジスタ５３のゲートには、それぞれハイレベルの信号が入力される。
　従って、スリーステートインバータ５－２～５－(ｍ/２)のそれぞれに含まれるＰＭＯＳトランジスタ５３はオフ状態となる。
　すなわち、block select信号２～信号(ｍ/２)がローレベルの場合、スリーステートインバータ５－２～５－(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となる。従って、スリーステートインバータ５－２～５－(ｍ/２)それぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
　従って、ＮＯＴ回路８にはスリーステートインバータ５－１からローレベルの信号が入力され、ＮＯＴ回路８はハイレベルの信号を出力する。すなわち、ＮＯＴ回路８は、Data １１を出力する。
　第１実施形態の例では、上述の如く、block select信号を対応するＡＮＤ回路２，３に入力している。そして、block select信号が入力されたＡＮＤ回路２，３の出力によってＮＭＯＳトランジスタＮ１，Ｎ４を制御することで、ダイナミックブロックの出力を制御している。すなわち、block select信号がハイレベルの場合には、ダイナミックブロック４は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＭＯＳトランジスタＮ１，Ｎ４がオフ状態となるため、ダイナミックブロック４の出力は、Data信号によらずローレベルに固定される。言い換えれば、block select信号がローレベルの場合には、スリーステートインバータ５への入力はローレベルに固定される（図２に示すタイムチャートにおける、最初のevaluation期間のbout2参照）。スリーステートインバータ５への入力がローレベルに固定されることで、スリーステートインバータ５の出力はハイインピーダンスとなる。
　このように第１実施形態の一例によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５への入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５の出力端子と接地との間にはＮＭＯＳトランジスタは１個となるため、スリーステートインバータ５の出力容量を放電する速度を高速化することができる。すなわち、第１実施形態にかかるスリーステートインバータ５によれば、ローレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路１では、precharge後の値をそのまま出力する動作速度、すなわち、ハイレベルを出力する動作はそもそも高速である。
　また、第１実施形態によれば、スリーステートインバータ５は、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
　〔Ｂ〕第２実施形態
　図３は、実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。
　第２実施形態にかかるダイナミックセレクタ回路１ａは、図３に示すように、ＮＯＲ回路２ａ，ＮＯＲ回路３ａ，ダイナミックブロック４－１～４－(ｍ/２)，スリーステートインバータ５ａ－１～５ａ－(ｍ/２)，ＮＯＴ回路６，ＮＯＴ回路９およびＮＯＴ回路１０をそなえている。
　ＮＯＴ回路９，１０は、ダイナミックブロック４－１～４－(ｍ/２)ごとにそなえられる。ＮＯＲ回路２ａ，３ａは、ダイナミックブロック４－１～４－(ｍ/２)ごとにそなえられる。
　以下、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５ａ－３～５ａ－ｍを用いるが、任意のスリーステートインバータを指すときには符号５ａを用いる。
　なお、ダイナミックブロック４－３～４－(ｍ-２)/２はそれぞれ、ダイナミックブロック４－１と同様の構成を有するため、図３中においては、便宜上、ダイナミックブロック４－３～４－(ｍ-２)/２の図示は省略している。
　また、スリーステートインバータ５ａ－３～５ａ－(ｍ-２)/２はそれぞれ、スリーステートインバータ５ａ－１と同様の構成を有するため、図３中においては、便宜上、スリーステートインバータ５ａ－３～５ａ－(ｍ-２)/２の図示は省略している。
　さらに、図３中においては、スリーステートインバータ５ａ－３～５ａ－(ｍ-２)/２のそれぞれに接続されるＮＯＴ回路９，１０およびダイナミックブロック４－３～４－(ｍ-２)/２のそれぞれに接続されるＮＯＲ回路２ａ，３ａの図示は省略している。
　また、ダイナミックブロック４－２，４－(ｍ/２)は、ダイナミックブロック４－１と同様の構成を有するため、図３中においては、便宜上、ダイナミックブロック４－２，４－(ｍ/２)の詳細な構成は省略している。
　第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１におけるＡＮＤ回路２，３のそれぞれに代えてＮＯＲ回路２ａ，３ａをそなえている。また、その他の部分は、第１実施形態にかかるダイナミックセレクタ回路１と同様に構成されている。
　なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
　また、第１実施形態にかかるダイナミックセレクタ回路１とは異なり、ダイナミックセレクタ回路１ａには、select信号，sel信号およびblock select信号の各反転した値が入力される。
　さらに、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、スリーステートインバータの構成が異なる。
　また、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、ＮＡＮＤ回路３３の出力にＮＯＴ回路９が接続されている点で異なる。
　さらに、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、反転したblock select信号が入力されるＮＯＴ回路１０がそなえられている点で異なる。
　以下に、各構成要素の接続関係を説明する。
　ダイナミックセレクタ回路１ａには、sel信号，select信号＜１：ｎ＞およびblock select信号１～(ｍ/２)の各反転した値が入力されるとともに、Data信号１１～ｍｎ，信号φが入力される。
　ＮＯＴ回路６には、反転したsel信号が入力され、ＮＯＴ回路６の出力は、ＮＯＲ回路２ａの入力に接続される。
　ＮＯＲ回路２ａの入力には、ＮＯＴ回路６の出力が接続されるとともに、ＮＯＲ回路２ａの出力は、ダイナミックブロック４に接続されている。また、ＮＯＲ回路２ａには、反転したselect信号とＮＯＲ回路２ａが接続されたダイナミックブロック４に対応するblock select信号の反転した信号とが入力される。
　ＮＯＲ回路３ａの出力は、ダイナミックブロック４に接続されている。ＮＯＲ回路３ａの入力には、反転したsel信号と反転したselect信号とＮＯＲ回路３ａが接続されたダイナミックブロック４に対応するblock select信号の反転した信号とが入力される。
　ダイナミックブロック４には、ＮＯＲ回路２ａおよびＮＯＲ回路３ａの出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック４には複数のData信号が入力される。また、ダイナミックブロック４の出力は、対応するスリーステートインバータ５aに接続される。
　ＮＯＴ回路９の入力は、ＮＡＮＤ回路３３の出力と接続されており、ＮＯＴ回路９の出力は、スリーステートインバータ５ａと接続されている。より具体的には、ＮＯＴ回路９の出力は、スリーステートインバータ５ａを構成する後述するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに接続されている。
　ＮＯＴ回路１０の入力には、反転したblock select信号が入力される。さらに、ＮＯＴ回路１０の出力は、スリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５４のゲートに接続されている。
　スリーステートインバータ５ａには、ＮＯＴ回路９の出力およびＮＯＴ回路１０の出力が接続されている。また、スリーステートインバータ５ａ－１～５ａ－(ｍ/２)のそれぞれの出力は互いに接続されている。
　スリーステートインバータ５ａは、ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６をそなえている。
　ＮＭＯＳトランジスタ５４のドレインは、ＮＭＯＳトランジスタ５５のソースと接続されている。また、ＮＭＯＳトランジスタ５４のソースは接地されている。さらに、ＮＭＯＳトランジスタ５４のゲートは、ＮＯＴ回路１０の出力と接続されている。
　ＮＭＯＳトランジスタ５５のドレインおよびソースは、ＰＭＯＳトランジスタ５６のドレインおよびＮＭＯＳトランジスタ５４のドレインとそれぞれ接続されている。ＮＭＯＳトランジスタ５５のゲートは、ＰＭＯＳトランジスタ５６のゲートと接続されるとともに、ＮＯＴ回路９の出力と接続されている。
　ＰＭＯＳトランジスタ５６のドレインおよびソースは、ＮＭＯＳトランジスタ５５のドレインおよび電源にそれぞれ接続されている。また、ＰＭＯＳトランジスタ５６のゲートは、ＮＭＯＳトランジスタ５５のゲートと接続されるとともに、ＮＯＴ回路９の出力と接続されている。
　すなわち、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とは、ＣＭＯＳインバータを構成しており、このＣＭＯＳインバータが、ＮＭＯＳトランジスタ５４と縦続接続されている。
　すなわち、ＮＭＯＳトランジスタ５５（第２のＭＯＳトランジスタの一例）とＰＭＯＳトランジスタ５６（第１のＭＯＳトランジスタの一例）とは、ＣＭＯＳインバータを構成している。そして、電源（第１の電源）－グラウンド（第２の電源）間において、このＣＭＯＳインバータが、ＮＭＯＳトランジスタ５４（第３のＭＯＳトランジスタの一例）と縦続接続されている。すなわち、スリーステートインバータ５ａは、ＣＭＯＳインバータと、第３のＭＯＳトランジスタと、を第１の電源と第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部の一例である。
　なお、ＮＭＯＳトランジスタ５５のドレインおよびＰＭＯＳトランジスタ５６のドレインが、スリーステートインバータ５ａの出力である。また、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートは、スリーステートインバータ５ａの入力である。
　次に、各構成要素の機能について説明する。
　ＮＯＲ回路２ａは、入力された信号の否定論理和を出力する回路である。例えば、ＮＯＲ回路２ａは、反転したselect信号とＮＯＴ回路６から出力されたsel信号と反転したblock select信号との否定論理和を出力する。
　ＮＯＲ回路３ａは、入力された信号の否定論理和を出力する回路である。例えば、反転したselect信号と反転したsel信号と反転したblock select信号との否定論理和を出力する。
　ＮＯＴ回路６は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路６は、入力された反転したsel信号の反転した値を出力する。
　ＮＯＴ回路９は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路９は、入力された反転したblock select信号の反転した値を出力する。
　ＮＯＴ回路１０は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路７は、ＮＡＮＤ回路３３の出力の反転した値を出力する。
　スリーステートインバータ５ａは、自身に入力される信号に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。
　ＮＭＯＳトランジスタ５４は、ゲートに入力されるＮＯＴ回路１０の出力に応じてＮＭＯＳトランジスタ５５とグラウンドとの間を導通・遮断する。
　ＮＭＯＳトランジスタ５５は、ゲートに入力されるＮＯＴ回路９の出力に応じてＰＭＯＳトランジスタ５６とＮＭＯＳトランジスタ５４との間を導通・遮断する。
　ＰＭＯＳトランジスタ５６は、ゲートに入力されるＮＯＴ回路９の出力に応じて、電源とＮＭＯＳトランジスタ５５との間を導通・遮断する。
　ＮＭＯＳトランジスタ５４のゲートに入力される信号がハイレベルの場合、すなわち、block select信号がハイレベルの場合、ＮＭＯＳトランジスタ５４はオン状態となり、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とは、通常のＣＭＯＳインバータとして機能する。すなわち、ＮＭＯＳトランジスタ５４のゲートに入力される信号がハイレベルの場合において、スリーステートインバータ５ａはＮＯＴ回路９の出力の反転した値を出力する。ここで、ＮＭＯＳトランジスタ５５は第２のＭＯＳトランジスタの一例であり、ＰＭＯＳトランジスタ５６は第１のＭＯＳトランジスタの一例である。従って、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とからなるＣＭＯＳインバータは、第１信号（例えば、ＮＯＴ回路９の出力信号）を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータの一例である。
　具体的には、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートにローレベルの信号が入力された場合には、ＰＭＯＳトランジスタ５６がオン状態となる。したがって、ＰＭＯＳトランジスタ５６によってスリーステートインバータ５ａの出力容量が充電されることで、スリーステートインバータ５ａはハイレベルの信号を出力する。
　また、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートにハイレベルの信号が入力された場合には、ＮＭＯＳトランジスタ５５がオン状態となる。従って、ＮＭＯＳトランジスタ５４，５５によってスリーステートインバータ５ａの出力容量が放電されることで、スリーステートインバータ５ａはローレベルの信号を出力する。
　一方、ＮＭＯＳトランジスタ５４のゲートに入力される信号がローレベルの場合、すなわち、block select信号がローレベルの場合、ＮＭＯＳトランジスタ５４はオフ状態となる。すなわち、ＮＭＯＳトランジスタ５４は第２信号の出力を制御する制御信号（例えば、block select信号）がゲート端子に入力されるとともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタの一例である。そして、ＮＭＯＳトランジスタ５５のゲートおよびＰＭＯＳトランジスタ５６のゲートにハイレベルの信号が入力されると、ＰＭＯＳトランジスタ５６はオフ状態となるため、スリーステートインバータ５ａの出力端子はハイインピーダンス状態となる。つまり、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となることで、スリーステートインバータ５ａの出力端子はハイインピーダンスとなる。
　次に、第２実施形態にかかるダイナミックセレクト回路全体の動作について説明する。
　一例として、ダイナミックブロック４－１がそなえるブロック１１のＮＭＯＳトランジスタＮ２に入力されているData １１を選択・出力する場合について説明する。
　まず、信号φがローレベルのとき、すなわちprecharge期間のとき、ＰＭＯＳトランジスタＰ１，Ｐ３がオン状態、ＮＭＯＳトランジスタＮ３，Ｎ６がオフ状態とるため、信号線ｄ１，ｄ２の電圧がハイレベルとなる。信号線ｄ１，ｄ２の電圧がハイレベルとなることで、ＮＡＮＤ回路３３の出力はローレベルとなり、ＰＭＯＳトランジスタＰ２，Ｐ４がオン状態となる。
　その後、信号φがハイレベルとなり、evaluation期間になると、ＰＭＯＳトランジスタＰ１，Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ３，Ｎ６はオン状態となる。従って、信号線ｄ１の電圧は、ＮＯＲ回路２ａの出力信号およびＮＭＯＳトランジスタＮ２に入力されたData信号に応じた値となる。また、信号線ｄ２の電圧は、ＮＯＲ回路３ａの出力信号およびＮＭＯＳトランジスタＮ５に入力されたData信号に応じた値となる。
　例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック４－１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４－１に接続されたＮＯＲ回路２ａの出力はハイレベルとなる。従って、ダイナミックブロック４－１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１～Ｎ３はオン状態となり、ダイナミックブロック４－１の信号線ｄ１の電圧は、ローレベルとなる。また、ダイナミックブロック４－１のサブブロックｂ１２～サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４－１に接続されたＮＯＲ回路２ａの出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック４－１のサブブロックｂ１２～サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１はオフ状態となる。
　一方、sel信号がローレベルのため、ダイナミックブロック４－１に接続されたＮＯＲ回路３ａの出力はローレベルとなる。従って、ダイナミックブロック４－１のサブブロックｂ２にそなえられたＮＭＯＳトランジスタＮ４は、オフ状態となるため、信号線ｄ２の電圧は、ハイレベルを維持する。
　従って、ダイナミックブロック４－１にそなえられたＮＡＮＤ回路３３には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック４－１にそなえられたＮＡＮＤ回路３３は、ＮＯＴ回路９に対して、ハイレベルの信号を出力する。
　ＮＯＴ回路９は、ローレベルの信号をスリーステートインバータ５ａ－１を構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに出力する。
　従って、ＰＭＯＳトランジスタ５６はオン状態となり、ＰＭＯＳトランジスタ５６がスリーステートインバータ５ａ－１の出力容量を充電することで、スリーステートインバータ５ａ－１はハイレベルの信号を出力する。
　なお、block select信号１は、ハイレベルであるため、スリーステートインバータ５ａ－１に接続されたＮＯＴ回路１０の出力はハイレベルとなり、スリーステートインバータ５ａ－１を構成するＮＭＯＳトランジスタ５４はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５４がオン状態となることでスリーステートインバータ５－１はハイレベルの信号を出力する。
　また、block select信号２～(ｍ/２)はローレベルのため、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれに接続されたＮＯＲ回路２ａおよびＮＯＲ回路３ａの出力はローレベルとなる。従って、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＭＯＳトランジスタＮ１，Ｎ４はオフ状態となる。よって、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられた信号線ｄ１，ｄ２の電圧は、ハイレベルを維持する。
　従って、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３は、対応するＮＯＴ回路９に対してローレベルの信号を出力する。そして、ダイナミックブロック４－２～４－(ｍ/２)のそれぞれに接続されたＮＯＴ回路９は、それぞれスリーステートインバータ５ａ－２～５ａ－(ｍ/２)にハイレベルの信号を出力する。すなわち、選択部は、否定論理和回路の出力に応じて、出力を決定する。異なる観点から見れば、block select信号によって、スリーステートインバータ５ａへのＮＯＴ回路９の出力がハイレベルに固定される。言い換えれば、block select信号によって、スリーステートインバータ５ａの入力がハイレベルに固定される。すなわち、ＮＯＲ回路２ａ，３ａは、制御信号基づいて第１信号の値を固定する固定部の一例である。より具体的には、ＮＯＲ回路２ａ，３ａは、選択部の出力を固定することで、第１信号の値を固定する固定部の一例である。
　従って、スリーステートインバータ５ａ－２～５ａ－(ｍ/２)のそれぞれにそなえられるＰＭＯＳトランジスタ５６は、オフ状態となる。すなわち、ＮＯＲ回路２ａ，３ａは、制御信号が、第２信号の出力を抑止することを示している場合に、第１のＭＯＳトランジスタのソース端子が第１の電源に接続されている場合には、第１のトランジスタがオフ状態となる値に第１信号を固定する固定部の一例である。
　なお、block select信号２～(ｍ/２)は、ローレベルであるため、スリーステートインバータ５ａ－２～５ａ－ｍのそれぞれに含まれるＮＭＯＳトランジスタ５４のゲートには、それぞれローレベルの信号が入力される。
　従って、スリーステートインバータ５ａ－２～５ａ－(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４はオフ状態となる。
　すなわち、block select信号２～(ｍ/２)がローレベルの場合、スリーステートインバータ５ａ－２～スリーステートインバータ５ａ－(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となる。従って、スリーステートインバータ５ａ－２～５ａ－(ｍ/２)それぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
　従って、ダイナミックセレクタ回路１ａの出力からはハイレベルの信号が出力される。すなわち、ダイナミックセレクタ回路１ａは、Data １１を出力する。
　第２実施形態の一例では、上述の如く、反転したblock select信号をＮＯＲ回路２ａ，３ａに入力している。そして、反転したblock select信号が入力されたＮＯＲ回路２ａ，３ａの出力によってＮＭＯＳトランジスタＮ１，Ｎ４を制御することで、ダイナミックブロックの出力を制御している。すなわち、block select信号がハイレベルの場合には、ダイナミックブロック４は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＭＯＳトランジスタＮ１，Ｎ４がオフ状態となるため、ダイナミックブロック４の出力は、Data信号によらずローレベルに固定される。言い換えれば、block select信号がローレベルの場合には、スリーステートインバータ５ａへの入力はハイレベルに固定される。スリーステートインバータ５ａへの入力がハイレベルに固定されることで、スリーステートインバータ５ａの出力はハイインピーダンスとなる。
　このように第２実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５ａへの入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５ａの出力端子と電源との間にはＰＭＯＳトランジスタは１個となるため、スリーステートインバータ５ａの出力容量を充電する速度を高速化することができる。すなわち、第２実施形態にかかるスリーステートインバータ５ａによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路１ａでは、precharge後の値をそのまま出力する動作速度、すなわち、ローレベルを出力する動作はそもそも高速である。
　また、第２実施形態によれば、スリーステートインバータ５ａは、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
　〔Ｃ〕第３実施形態
　図４は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図４に示すスタティックセレクタ回路２０は、ｍ×ｎ対１のスタティックセレクタ回路である。なお、”ｎ”は、後述するブロック４２の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれる後述するセレクタ４１の数である。
　第３実施形態にかかるスタティックセレクタ回路２０は、図４に示すように、セレクタ４１－１～４１－ｍ，ＮＯＲ回路４６およびスリーステートインバータ５－１～５－ｍをそなえている。
　スリーステートインバータ５－１～５－ｍは、それぞれセレクタ４１－１～４１－ｍに対応してそなえられる。また、ＮＯＲ回路４６は、セレクタ４１－１～４１－ｍごとにそなえられる。
　以下、セレクタを示す符号としては、複数のセレクタのうち１つを特定する必要があるときには符号４１－１～４１－ｍを用いるが、任意のセレクタを指すときには符号４１を用いる。
　また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５－３～５－mを用いるが、任意のセレクタを指すときには符号５を用いる。
　なお、セレクタ４１－３～４１－(ｍ-１)はそれぞれ、セレクタ４１－１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１－３～４１－(ｍ-１)の図示は省略している。
　また、スリーステートインバータ５－３～５－(ｍ-１)はそれぞれ、スリーステートインバータ５－１と同様の構成を有するため、図４中においては、便宜上、スリーステートインバータ５－３～５－(ｍ-１)の図示は省略している。
　さらに、図４中においては、スリーステートインバータ５－３～５－(ｍ-１)のそれぞれに接続されるＮＯＲ回路４６の図示は省略している。
　また、セレクタ４１－２，４１－ｍは、セレクタ４－１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１－１，４１－ｍの詳細な構成は省略している。
　なお、既述の符号と同一の符号は同一もしくは略同一の部分を示す。
　以下に、各構成要素の接続関係を説明する。
　スタティックセレクタ回路２０には、Data信号１１～ｍｎ，select信号＜１：ｎ＞およびblock select信号１～ｍ（図中、それぞれData １１～Data ｍｎ，select＜１＞～select＜n＞およびblock select １～block select ｍと記載）が入力される。
　また、以下、block select信号を示す符号としては、複数のblock select信号のうち１つを特定する必要があるときには符号１～ｍを用いるが、任意のblock select信号を指すときには単にblock select信号という。
　また、select信号は、セレクタ４１に入力されるData信号のうち、どのData信号をＮＯＲ回路４６に出力するかを示す信号である。なお、select信号は、例えば、1hot信号である。
　さらに、block select信号は、セレクタ４１ごとに対応して設けられた信号であり、セレクタ４１から出力された信号を、当該セレクタ４１に対応するスリーステートインバータ５から出力するか否かを示す信号である。block select信号１～block select信号ｍは、それぞれセレクタ４１－１～４１－ｍに対応している。また、block select信号１～block select信号mは、それぞれスリーステートインバータ５－１～５－ｍに対応している。なお、block select信号は、例えば、1hot信号である。例えば、block select信号が、ハイレベルの場合、セレクタ４１から出力された信号を、対応するスリーステートインバータ５から出力することを示す。一方、例えば、block select信号が、ローレベルの場合、セレクタ４１から出力された信号の、対応するスリーステートインバータ５からの出力を抑止することを示す。
　セレクタ４１の出力は、ＮＯＲ回路４６に接続されている。また、セレクタ４１には、select信号およびData信号が入力される。
　セレクタ４１は、ブロック４２－１～４２－ｎをそなえている。ブロック４２－１～４２－ｎは、それぞれselect信号1～nに対応してそなえられる。
　以下、ブロックを示す符号としては、複数のブロックのうち１つを特定する必要があるときには符号４２－１～４２－ｍを用いるが、任意のブロックを指すときには符号４２を用いる。
　ブロック４２は、ＮＯＲ回路４６の入力と接続されている。また、ブロック４２には、select信号およびData信号が入力される。
　ブロック４２は、ＮＯＴ回路４３，ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５をそなえる。
　ＮＯＴ回路４３の出力は、ＰＭＯＳトランジスタ４４のゲートに接続されている。また、ＮＯＴ回路４３の入力にはselect信号が入力される。
　ＰＭＯＳトランジスタ４４のゲートには、ＮＯＴ回路４３の出力が接続されている。また、ＰＭＯＳトランジスタ４４のドレイン（またはソース）は、ＮＯＲ回路４６の入力およびＮＭＯＳトランジスタ４５のソース（またはドレイン）に接続されている。さらに、ＰＭＯＳトランジスタ４４のソース（またはドレイン）には、ＮＭＯＳトランジスタ４５のドレイン（またはソース）が接続されるとともに、Data信号が入力される。
　ＮＭＯＳトランジスタ４５のソース（またはドレイン）は、ＮＯＲ回路４６の入力およびＰＭＯＳトランジスタ４４のドレイン（またはソース）と接続されている。さらに、ＮＭＯＳトランジスタ４５のドレイン（またはソース）は、ＰＭＯＳトランジスタ４４のソース（またはドレイン）と接続さるとともに、Data信号が入力される。また、ＮＭＯＳトランジスタ４５のゲートには、select信号が入力される。
　すなわち、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５は、Data信号をＮＯＲ回路４６に入力するか否かを制御するＣＭＯＳスイッチを構成している。
　ＮＯＲ回路４６の入力および出力は、セレクタ４１の出力およびスリーステートインバータ５の入力とそれぞれ接続されている。具体的には、ＮＯＲ回路４６の出力はスリーステートインバータ５を構成するＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートと接続されている。また、ＮＯＲ回路４６には反転したblock select信号が入力される。なお、スリーステートインバータ５を構成するＰＭＯＳトランジスタ５３のゲートにも、反転したblock select信号が入力される。
　次に、各構成要素の機能について説明する。
　セレクタ４１は、select信号に応じて、入力された複数のData信号うち一のData信号をＮＯＲ回路４６に出力する。すなわち、セレクタ４１は、入力された複数のData信号のうち一のData信号を、選択信号（例えば、select信号）に応じて出力する選択部の一例である。
　ブロック４２は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック４２は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック４２は、Data信号の出力を抑止する。
　ＮＯＴ回路４３は、入力信号の反転した値を出力する回路である。例えば、ＮＯＴ回路４３は、反転したselect信号をＰＭＯＳトランジスタ４５のゲートに出力する。
　ＰＭＯＳトランジスタ４４は、ゲートに入力されるＮＯＴ回路４３の出力に応じてドレイン－ソース間を導通・遮断する。
　ＮＭＯＳトランジスタ４５は、ゲートに入力されるselect信号に応じてドレイン－ソース間を導通・遮断する。
　例えば、select信号がハイレベルの場合、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオン状態となることで、Data信号がＮＯＲ回路４６に出力される。一方、select信号がローレベルの場合、ＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
　ＮＯＲ回路４６は、入力された信号の否定論理和を出力する回路である。例えば、ＮＯＲ回路４６は、セレクタ４１の出力と反転したblock select信号との否定論理和を出力する。すなわち、block select信号がローレベルの場合、ＮＯＲ回路４６の出力はローレベルに固定される。ＮＯＲ回路４６は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と制御信号の反転した値との否定論理和を第１信号として出力することで、第１信号の値を固定する固定部の一例である。
　次に、第３実施形態にかかるスタティックセレクト回路全体の動作について説明する。
　一例として、セレクタ４１－１に入力されているData １１を選択・出力する場合について説明する。
　例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであるとする。
　上記の条件より、セレクタ４１－１のブロック４２－１のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５がオン状態となり、セレクタ４１－１にそなえられた他のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
　従って、セレクタ４１－１の出力は、ハイレベルとなり、セレクタ４１－１に接続されたＮＯＲ回路４６に入力される。
　セレクタ４１－１に接続されたＮＯＲ回路４６は、block select信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ５－１を構成するＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートに出力する。
　従って、ＮＭＯＳトランジスタ５１はオン状態となり、ＮＭＯＳトランジスタ５１がスリーステートインバータ５－１の出力容量を放電することで、スリーステートインバータ５－１はローレベルの信号を出力する。
　なお、block select信号1は、ハイレベルであるため、スリーステートインバータ５－１を構成するＰＭＯＳトランジスタ５３はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３がオン状態となることでスリーステートインバータ５－１はハイレベルの信号を出力する。
　一方、セレクタ４１－２～４１－ｍの出力は、それぞれ対応するＮＯＲ回路４６に入力される。
　ここで、block select信号２～ｍはローレベルであるため、セレクタ４１－２～４１－ｍのそれぞれに接続されたＮＯＲ回路４６には、それぞれハイレベルの信号が入力される。
　従って、セレクタ４１－２～４１－ｍからの出力に関わらず、セレクタ４１－２～４１－ｍのそれぞれに接続されたＮＯＲ回路４６は、それぞれローレベルの信号をスリーステートインバータ５－２～５－ｍに出力する。すなわち、block select信号により、スリーステートインバータへの入力信号がローレベルに固定される。言い換えれば、block select信号により、ＮＯＲ回路４６の出力をローレベルに固定する。
　従って、スリーステートインバータ５－２～５－ｍのそれぞれにそなえられたＮＭＯＳトランジスタ５１はオフ状態となる。
　なお、block select信号２～ｍはローレベルであるため、スリーステートインバータ５－２～５－ｍのそれぞれにそなえられたＰＭＯＳトランジスタ５３のゲートにはハイレベルの信号が入力されオフ状態となる。
　すなわち、block select信号２～block select信号ｍがローレベルの場合、スリーステートインバータ５－２～５－ｍのそれぞれに含まれるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となる。従って、スリーステートインバータ５－２～５－ｍそれぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
　従って、スタティックセレクタ回路２０の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路２０は、Data信号１１を出力する。
　第３実施形態の一例では、上述の如く、block select信号をＮＯＲ回路４６に入力することで、スリーステートインバータ５への出力を制御している。すなわち、block select信号がハイレベルの場合には、ＮＯＲ回路４６は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＯＲ回路４６の出力は、入力されたData信号によらずローレベルに固定される。スリーステートインバータ５への入力がローレベルに固定されることで、スリーステートインバータ５の出力はハイインピーダンスとなる。
　このように第３実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５への入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５の出力端子とグラウンドとの間にはＮＭＯＳトランジスタは１個となるため、スリーステートインバータ５の出力容量を放電する速度を高速化することができる。すなわち、第３実施形態にかかるスリーステートインバータ５によれば、ローレベルの信号の出力する場合の動作を高速化することができる。
　また、第３実施形態によれば、スリーステートインバータ５は、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
　〔Ｄ〕第４実施形態
　図５は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図５に示すスタティックセレクタ回路２０ａは、ｍ×ｎ対１のスタティックセレクタ回路である。なお、”ｎ”は、後述するブロック４２の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれる後述するセレクタ４１の数である。
　第４実施形態にかかるスタティックセレクタ回路２０ａは、図５に示すように、セレクタ４１－１～４１－ｍ，ＮＡＮＤ回路４７およびスリーステートインバータ５ａ－１～５ａ－ｍをそなえている。
　スリーステートインバータ５ａ－１～５ａ－ｍは、それぞれセレクタ４１－１～４１－ｍに対応してそなえられる。また、ＮＡＮＤ回路４７は、セレクタ４１－１～４１－ｍごとにそなえられる。
　第４実施形態にかかるスタティックセレクタ回路２０ａでは、第３実施形態にかかるスタティックセレクタ回路２０におけるＮＯＲ回路４６に代えて、ＮＡＮＤ回路４７をそなえる。また、その他の部分は第３実施形態にかかるスタティックセレクタ回路２０と同様に構成されている。
　なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。　さらに、第４実施形態にかかるスタティックセレクタ回路２０ａでは、反転したblock select信号ではなく、通常のblock select信号が入力されている。
　以下、セレクタを示す符号としては、複数のセレクタのうち１つを特定する必要があるときには符号４１－１～４１－ｍを用いるが、任意のセレクタを指すときには符号４１を用いる。
　また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５ａ－３～５ａ－mを用いるが、任意のセレクタを指すときには符号５ａを用いる。
　なお、セレクタ４１－３～４１－(ｍ-１)はそれぞれ、セレクタ４１－１と同様の構成を有するため、図５中においては、便宜上、セレクタ４１－３～４１－(ｍ-１)の図示は省略している。
　また、スリーステートインバータ５ａ－３～５ａ－(ｍ-１)はそれぞれ、スリーステートインバータ５ａ－１と同様の構成を有するため、図５中においては、便宜上、スリーステートインバータ５ａ－３～５ａ－(ｍ-１)の図示は省略している。
　さらに、図５中においては、スリーステートインバータ５ａ－３～５ａ－(ｍ-１)のそれぞれに接続されるＮＡＮＤ回路４７の図示は省略している。
　また、セレクタ４１－２，４１－ｍは、セレクタ４－１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１－１，４１－ｍの詳細な構成は省略している。
　以下に、各構成要素の接続関係を説明する。
　スタティックセレクタ回路２０ａには、Data信号１１～ｍｎ，select信号＜１：ｎ＞およびblock select信号１～ｍ（図中、それぞれData １１～Data ｍｎ，select＜１＞～select＜n＞およびblock select １～block select ｍと記載）が入力される。
　セレクタ４１の出力は、ＮＡＮＤ回路４７に接続されている。また、セレクタ４１には、select信号およびData信号が入力される。
　セレクタ４１は、ブロック４２－１～４２－ｎをそなえている。ブロック４２－１～４２－ｎは、それぞれselect信号1～nに対応してそなえられる。
　以下、ブロックを示す符号としては、複数のブロックのうち１つを特定する必要があるときには符号４１－１～４－ｍを用いるが、任意のブロックを指すときには符号４２を用いる。
　ＮＡＮＤ回路４７の入力および出力は、セレクタ４１の出力およびスリーステートインバータ５ａの入力とそれぞれ接続されている。具体的には、ＮＡＮＤ回路４７の出力はスリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートと接続されている。また、ＮＡＮＤ回路４７にはblock select信号が入力される。なお、スリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５４のゲートにも、block select信号が入力される。
　次に、各構成要素の機能について説明する。
　セレクタ４１は、select信号に応じて、入力された複数のData信号うち一のData信号をＮＡＮＤ回路４７に出力する。
　ブロック４２は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック４２は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック４２は、Data信号の出力を抑止する。
　ＮＯＴ回路４３は、入力信号の反転した値を出力する回路である。例えば、ＮＯＴ回路４３は、反転したselect信号をＰＭＯＳトランジスタ４５のゲートに出力する。
　ＰＭＯＳトランジスタ４４は、ゲートに入力されるＮＯＴ回路４３の出力に応じてドレイン－ソース間を導通・遮断する。
　ＮＭＯＳトランジスタ４５は、ゲートに入力されるselect信号に応じてドレイン－ソース間を導通・遮断する。
　例えば、select信号がハイレベルの場合、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオン状態となることで、Data信号がＮＡＮＤ回路４７に出力される。一方、select信号がローレベルの場合、ＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
　ＮＡＮＤ回路４７は、入力された信号の否定論理積を出力する回路である。例えば、ＮＡＮＤ回路４７は、セレクタ４１の出力とblock select信号との否定論理積を出力する。すなわち、block select信号がローレベルの場合、ＮＡＮＤ回路４７の出力はハイレベルに固定される。ＮＡＮＤ回路４７は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と前記制御信号のとの否定論理積を前記第１信号として出力することで、第１信号の値を固定する固定部の一例である。
　次に、第４実施形態にかかるスタティックセレクト回路全体の動作について説明する。
　一例として、セレクタ４１－１に入力されているData １１を選択・出力する場合について説明する。
　例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであるとする。
　上記の条件より、セレクタ４１－１のブロック４２－１のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５がオン状態となり、セレクタ４１－１にそなえられた他のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
　従って、セレクタ４１－１の出力は、ハイレベルとなり、セレクタ４１－１に接続されたＮＡＮＤ回路４７に入力される。
　セレクタ４１－１に接続されたＮＡＮＤ回路４７は、block select信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ５ａ－１を構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに出力する。
　従って、ＰＭＯＳトランジスタ５６はオン状態となり、ＰＭＯＳトランジスタ５６がスリーステートインバータ５ａ－１の出力容量を充電することで、スリーステートインバータ５ａ－１はハイレベルの信号を出力する。
　なお、block select信号1は、ハイレベルであるため、スリーステートインバータ５ａ－１を構成するＮＭＯＳトランジスタ５４はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５５がオン状態となることでスリーステートインバータ５ａ－１はローレベルの信号を出力する。
　一方、セレクタ４１－２～４１－ｍの出力は、それぞれ対応するＮＡＮＤ回路４７に入力される。
　ここで、block select信号２～ｍはローレベルであるため、セレクタ４１－２～４１－ｍのそれぞれに接続されたＮＡＮＤ回路４７には、それぞれローレベルの信号が入力される。
　従って、セレクタ４１－２～４１－ｍからの出力に関わらず、セレクタ４１－２～４１－ｍのそれぞれに接続されたＮＡＮＤ回路４７は、それぞれハイレベルの信号をスリーステートインバータ５ａ－２～５ａ－ｍに出力する。すなわち、block select信号により、スリーステートインバータへの入力信号がハイレベルに固定される。言い換えれば、block select信号により、ＮＡＮＤ回路４７の出力をハイレベルに固定する。
　従って、スリーステートインバータ５ａ－２～５ａ－ｍのそれぞれにそなえられたＰＭＯＳトランジスタ５６はオフ状態となる。
　なお、block select信号２～ｍはローレベルであるため、スリーステートインバータ５ａ－２～５ａ－ｍのそれぞれにそなえられたＮＭＯＳトランジスタ５４のゲートにはローレベルの信号が入力されオフ状態となる。
　すなわち、block select信号２～(ｍ/２)がローレベルの場合、スリーステートインバータ５ａ－２～５ａ－ｍのそれぞれに含まれるＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となる。従って、スリーステートインバータ５ａ－２～５ａ－ｍそれぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
　従って、スタティックセレクタ回路２０の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路２０は、Data １１を出力する。
　第４実施形態の一例では、上述の如く、block select信号をＮＡＮＤ回路４７に入力することで、スリーステートインバータ５ａへの出力を制御している。すなわち、block select信号がハイレベルの場合には、ＮＡＮＤ回路４７は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＡＮＤ回路４７の出力は、入力されたData信号によらずハイレベルに固定される。スリーステートインバータ５ａへの入力がハイレベルに固定されることで、スリーステートインバータ５ａの出力はハイインピーダンスとなる。
　このように第４実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５ａへの入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５ａの出力端子と電源との間にはＰＭＯＳトランジスタは１個となるため、スリーステートインバータ５ａの出力容量を充電する速度を高速化することができる。すなわち、第４実施形態にかかるスリーステートインバータ５ａによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。
　また、第４実施形態によれば、スリーステートインバータ５ａは、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
　以上、詳述したように、block select信号がハイレベルかつスリーステートインバータ５に入力される信号がローレベルの場合、ハイレベルの出力を高速化することができる（図６（Ａ）参照）。また、block select信号がハイレベルかつスリーステートインバータ５ａに入力される信号がハイレベルの場合、ローレベルの出力を高速化することができる（図６（Ｂ）参照）。
　さらに、block select信号がローレベルの場合には、スリーステートインバータ５に入力される信号をハイレベルに固定する。これにより、ＰＭＯＳトランジスタを１個削減したＭＯＳトランジスタ３個からなるスリーステートインバータ５の出力をハイインピーダンスとしている（図７（Ａ）参照）また、block select信号がローレベルの場合には、スリーステートインバータ５ａに入力される信号をローレベルに固定する。これにより、ＮＭＯＳトランジスタを１個削減したＭＯＳトランジスタ３個からなるスリーステートインバータ５aの出力をハイインピーダンスとしている（図７（Ｂ）参照）。従って、低消費電力化が可能となる。
　〔Ｅ〕その他
　なお、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
　例えば、本実施形態の一例では、ＮＭＯＳトランジスタＮ３，Ｎ６，５１，５４それぞれのソースは、接地されているが、これに限定されるものではなく、負電源（第２の電源の一例）に接続されることとしてもよい。
　また、本実施形態の一例では、スリーステートインバータ５，５ａをセレクト回路に用いた場合を例に挙げたが、これに限定されるものではなく、本実施形態にかかるスリーステートインバータ５，５ａを他の回路に適用してもよい。
　１，１ａ　　ダイナミックセレクタ回路
　２，３　　ＡＮＤ回路
　２ａ，３ａ，４６　　ＮＯＲ回路
　４－１～４－（ｍ/２）　　ダイナミックブロック
　５－１～５－（ｍ/２），５ａ－１～５ａ－（ｍ/２）　　スリーステートインバータ
　６，７，８，９，１０，４３　　ＮＯＴ回路
　２０，２０ａ　　スタティックセレクタ回路
　３１，３２　　ブロック
　４２－１～４２－ｍ　　ブロック
　４１－１～４１－ｍ　　セレクタ
　４４，５２，５３，５５，Ｐ１～Ｐ４　　ＰＭＯＳトランジスタ
　４５，５１，５４，５５，Ｎ１～Ｎ６　　ＮＭＯＳトランジスタ
　４７　　ＮＡＮＤ回路
　ｂ１１～ｂ１ｎ，ｂ２１～ｂ２ｎ　　サブブロック

Claims (8)

  1. 　第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部と、
    　前記制御信号に基づいて前記第１信号の値を固定する固定部と、をそなえ
    　前記制御信号が、前記第２信号の出力を抑止することを示している場合に、
    　前記固定部は、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する
    ことを特徴とする集積回路。
  2. 　前記第１のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
    　前記第３のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第２のトランジスタのソース端子が前記第２の電源に接続される
    ことを特徴とする請求項１に記載の集積回路。
  3. 　前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
    　前記第１のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第３のトランジスタのソース端子が前記第２の電源に接続される
    ことを特徴とする請求項１に記載の集積回路。
  4. 　前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
    　前記固定部は、前記選択部の出力を固定することで、前記第１信号の値を固定する
    ことを特徴とする請求項１～３のいずれか１項に記載の集積回路。
  5. 　前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
    　前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号と、前記制御信号との論理積を出力する論理積回路をそなえ、
    　前記選択部は、前記論理積回路の出力に応じて、出力を決定する
    ことを特徴とする請求項２に記載の集積回路。
  6. 　前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
    　前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号の反転した値と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号の反転した値と、前記制御信号の反転した値との否定論理和を出力する否定論理和回路をそなえ、
    　前記選択部は、前記否定論理和回路の出力に応じて、出力を決定する
    ことを特徴とする請求項３に記載の集積回路。
  7. 　前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号の反転した値との否定論理和を前記第１信号として出力する
    ことを特徴とする請求項２に記載の集積回路。
  8. 　前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号との否定論理積を前記第１信号として出力する
    ことを特徴とする請求項３に記載の集積回路。
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