JPH0529548A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0529548A JPH0529548A JP18224791A JP18224791A JPH0529548A JP H0529548 A JPH0529548 A JP H0529548A JP 18224791 A JP18224791 A JP 18224791A JP 18224791 A JP18224791 A JP 18224791A JP H0529548 A JPH0529548 A JP H0529548A
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Abstract
(57)【要約】
【目的】 ＭＯＳ ＬＳＩの回路において、遅延時間マ
ージンの大きい論理ゲートを遅くすることにより、遅延
時間マージンの小さい論理ゲートを高速化し、高速動作
可能な半導体装置を提供する。 【構成】 ひとつのインバータ２の出力に対し、複数の
インバータ３及び５の入力が接続される回路において、
インバータ２の出力とインバータ５の入力の間にのみ直
列抵抗１２を設ける。１００ｋΩの直列抵抗を設けるこ
とにより、ノード６とノード９の間の遅延時間は｛（Ｔ
２２−Ｔ２１）−（Ｔ２４−Ｔ２３）｝の時間分だけ減
少する。すなわち、遅延時間マージンの大きい論理ゲー
トを遅くすることにより、遅延時間マージンの小さい論
理ゲートを高速化し、高速動作可能な半導体装置を提供
する。
ージンの大きい論理ゲートを遅くすることにより、遅延
時間マージンの小さい論理ゲートを高速化し、高速動作
可能な半導体装置を提供する。 【構成】 ひとつのインバータ２の出力に対し、複数の
インバータ３及び５の入力が接続される回路において、
インバータ２の出力とインバータ５の入力の間にのみ直
列抵抗１２を設ける。１００ｋΩの直列抵抗を設けるこ
とにより、ノード６とノード９の間の遅延時間は｛（Ｔ
２２−Ｔ２１）−（Ｔ２４−Ｔ２３）｝の時間分だけ減
少する。すなわち、遅延時間マージンの大きい論理ゲー
トを遅くすることにより、遅延時間マージンの小さい論
理ゲートを高速化し、高速動作可能な半導体装置を提供
する。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作可能な半導体
装置及びその製造方法に関し、特に簡便な構造及び方法
を用いたＭＯＳ ＬＳＩ動作の高速化手法に関するもの
である。
装置及びその製造方法に関し、特に簡便な構造及び方法
を用いたＭＯＳ ＬＳＩ動作の高速化手法に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置におけるパターン幅の
微細化が進み、これに伴ってＭＯＳＬＳＩを用いた半導
体装置の動作高速化が達成されてきた。現在も、半導体
装置のさらなる動作高速化が切望されている。ところ
が、パターン幅の微細化は年々困難になり、ＭＯＳ Ｌ
ＳＩを用いた半導体装置の動作の高速化もパターン幅の
微細化以外の技術で達成する必要が生じてきた。
微細化が進み、これに伴ってＭＯＳＬＳＩを用いた半導
体装置の動作高速化が達成されてきた。現在も、半導体
装置のさらなる動作高速化が切望されている。ところ
が、パターン幅の微細化は年々困難になり、ＭＯＳ Ｌ
ＳＩを用いた半導体装置の動作の高速化もパターン幅の
微細化以外の技術で達成する必要が生じてきた。
【０００３】以下図面を参照しながら、従来の半導体装
置における、動作高速化手法の一例について説明する。
図３（ａ）は、従来の半導体装置の論理回路図の一部で
ある。図３の回路において、配線ノード１０６の入力信
号は、インバータ１０１及び１０２を通して、配線ノー
ド１０７へ出力される。配線ノード１０７は、配線ノー
ド１０８及び配線ノード１１０と接続されている。配線
ノード１０８はインバータ１０３の入力に接続されてい
る。インバータ１０３の出力はインバータ１０４を通し
て配線ノード１０９に出力される。配線ノード１１０は
インバータ１０５の入力に接続されている。インバータ
１０５の出力は配線ノード１１１と接続されており、こ
こに出力される。今、配線ノード１０６の入力信号に対
し、配線ノード１０９の出力に対する回路動作のタイミ
ングマージンが非常に小さいとする。一方、配線ノード
１１１の出力に対する回路動作のタイミングマージンは
非常に大きいとする。この場合、回路動作のタイミング
マージンが小さい配線ノード１０９の出力に、できるか
ぎりマージンを多く持たせるため、配線ノード１０６の
信号入力から配線ノード１０９の信号出力までの遅延時
間をできるかぎり小さく抑える必要がある。この方法と
しては、回路動作のタイミングマージンが大きいインバ
ータ１０５を構成するトランジスタのサイズを小さくす
ることにより、インバータ１０２の負荷を小さくするこ
とが一般的である。
置における、動作高速化手法の一例について説明する。
図３（ａ）は、従来の半導体装置の論理回路図の一部で
ある。図３の回路において、配線ノード１０６の入力信
号は、インバータ１０１及び１０２を通して、配線ノー
ド１０７へ出力される。配線ノード１０７は、配線ノー
ド１０８及び配線ノード１１０と接続されている。配線
ノード１０８はインバータ１０３の入力に接続されてい
る。インバータ１０３の出力はインバータ１０４を通し
て配線ノード１０９に出力される。配線ノード１１０は
インバータ１０５の入力に接続されている。インバータ
１０５の出力は配線ノード１１１と接続されており、こ
こに出力される。今、配線ノード１０６の入力信号に対
し、配線ノード１０９の出力に対する回路動作のタイミ
ングマージンが非常に小さいとする。一方、配線ノード
１１１の出力に対する回路動作のタイミングマージンは
非常に大きいとする。この場合、回路動作のタイミング
マージンが小さい配線ノード１０９の出力に、できるか
ぎりマージンを多く持たせるため、配線ノード１０６の
信号入力から配線ノード１０９の信号出力までの遅延時
間をできるかぎり小さく抑える必要がある。この方法と
しては、回路動作のタイミングマージンが大きいインバ
ータ１０５を構成するトランジスタのサイズを小さくす
ることにより、インバータ１０２の負荷を小さくするこ
とが一般的である。
【０００４】図９（ｂ）は、図９（ａ）の回路における
配線ノード１０６と配線ノード１０９の時間変化を示し
たものである。破線は、全てのインバータを同じサイズ
のトランジスタで構成した場合の結果である。配線ノー
ド１０６が２．５Ｖになった時間Ｔ１と配線ノード１０
９が２．５Ｖになった時間Ｔ２との差（Ｔ２−Ｔ１）を
配線ノード１０６と配線ノード１０９の間の遅延時間と
定義する。
配線ノード１０６と配線ノード１０９の時間変化を示し
たものである。破線は、全てのインバータを同じサイズ
のトランジスタで構成した場合の結果である。配線ノー
ド１０６が２．５Ｖになった時間Ｔ１と配線ノード１０
９が２．５Ｖになった時間Ｔ２との差（Ｔ２−Ｔ１）を
配線ノード１０６と配線ノード１０９の間の遅延時間と
定義する。
【０００５】同様に、インバータ１０５を構成するトラ
ンジスタのサイズを最小にした場合（実線）についても
配線ノード１０６と配線ノード１０９の間の遅延時間を
求めると、配線ノード１０６が２．５Ｖになった時間Ｔ
３と配線ノード１０９が２．５Ｖになった時間Ｔ４との
差（Ｔ４−Ｔ３）と表される。この場合、インバータ１
０５を構成するトランジスタのサイズを最小にすること
により、｛（Ｔ２−Ｔ１）−（Ｔ４−Ｔ３）｝の時間分
だけ遅延時間が減少し、高速化されていることがわか
る。
ンジスタのサイズを最小にした場合（実線）についても
配線ノード１０６と配線ノード１０９の間の遅延時間を
求めると、配線ノード１０６が２．５Ｖになった時間Ｔ
３と配線ノード１０９が２．５Ｖになった時間Ｔ４との
差（Ｔ４−Ｔ３）と表される。この場合、インバータ１
０５を構成するトランジスタのサイズを最小にすること
により、｛（Ｔ２−Ｔ１）−（Ｔ４−Ｔ３）｝の時間分
だけ遅延時間が減少し、高速化されていることがわか
る。
【０００６】
【発明が解決しようとする課題】しかしながら上記した
構成及び方法では、高速化に対して限度がある。インバ
ータ１０２の負荷容量全体に対するインバータ１０５の
入力容量の割合は約３０％となり、かなり大きい。この
ため、インバータ１０５を構成するトランジスタサイズ
を小さくすればするほど高速化に対しては効果がある。
但し、デザインルール上小さくできる限界があり、それ
以上は不可能である。前記の例ではインバータ１０５を
構成するトランジスタのサイズを最小にした場合につい
て述べたが、この例ではこれ以上の高速化は不可能であ
る。高速化は、インバータ１０５以外のインバータを構
成するトランジスタのサイズを大きくすることによって
も可能であるが、トランジスタのサイズを大きくする
と、半導体装置のチップ面積が増加するため、半導体装
置の製造コストが上昇し、適当な方法とはいえない。
構成及び方法では、高速化に対して限度がある。インバ
ータ１０２の負荷容量全体に対するインバータ１０５の
入力容量の割合は約３０％となり、かなり大きい。この
ため、インバータ１０５を構成するトランジスタサイズ
を小さくすればするほど高速化に対しては効果がある。
但し、デザインルール上小さくできる限界があり、それ
以上は不可能である。前記の例ではインバータ１０５を
構成するトランジスタのサイズを最小にした場合につい
て述べたが、この例ではこれ以上の高速化は不可能であ
る。高速化は、インバータ１０５以外のインバータを構
成するトランジスタのサイズを大きくすることによって
も可能であるが、トランジスタのサイズを大きくする
と、半導体装置のチップ面積が増加するため、半導体装
置の製造コストが上昇し、適当な方法とはいえない。
【０００７】本発明の目的は、簡単な構造により高速動
作可能な半導体装置を提供することである。また本発明
の他の目的は、簡便な工程により上記半導体装置を製造
する方法を提供することにある。
作可能な半導体装置を提供することである。また本発明
の他の目的は、簡便な工程により上記半導体装置を製造
する方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ひとつの論理ゲートの出力に対し、複数の論理ゲートの
入力が接続される回路において、前記論理ゲートの入力
のうち特定のものと前記論理ゲートの出力との間に直列
に抵抗を挿入する構造を備えるものである。
ひとつの論理ゲートの出力に対し、複数の論理ゲートの
入力が接続される回路において、前記論理ゲートの入力
のうち特定のものと前記論理ゲートの出力との間に直列
に抵抗を挿入する構造を備えるものである。
【０００９】また、本発明の半導体装置の製造方法は、
ＭＯＳトランジスタのゲート電極を形成する工程と、こ
のゲート電極上に絶縁膜を形成する工程と、この絶縁膜
に前記ゲート電極への接続孔を形成する工程と、前記接
続孔内のみにポリシリコン薄膜を形成する工程と、前記
ポリシリコン薄膜のうち特定のもののみに不純物を導入
する工程と、前記ポリシリコン薄膜を介して前記ＭＯＳ
トランジスタのゲート電極に接続する金属配線を形成す
る工程とを備えたものである。
ＭＯＳトランジスタのゲート電極を形成する工程と、こ
のゲート電極上に絶縁膜を形成する工程と、この絶縁膜
に前記ゲート電極への接続孔を形成する工程と、前記接
続孔内のみにポリシリコン薄膜を形成する工程と、前記
ポリシリコン薄膜のうち特定のもののみに不純物を導入
する工程と、前記ポリシリコン薄膜を介して前記ＭＯＳ
トランジスタのゲート電極に接続する金属配線を形成す
る工程とを備えたものである。
【００１０】
【作用】本発明は上記した構成によって、特定の論理ゲ
ートの入力に直列抵抗を挿入し、前段の論理ゲートの負
荷を軽減することにより、直列抵抗を挿入していない論
理ゲートの遅延時間を小さくすることができる。
ートの入力に直列抵抗を挿入し、前段の論理ゲートの負
荷を軽減することにより、直列抵抗を挿入していない論
理ゲートの遅延時間を小さくすることができる。
【００１１】
【実施例】（実施例１）以下本発明の一実施例の半導体
装置について、図面を参照しながら説明する。図１
（ａ）は、本発明の実施例における半導体装置の一部を
示す論理回路図である。
装置について、図面を参照しながら説明する。図１
（ａ）は、本発明の実施例における半導体装置の一部を
示す論理回路図である。
【００１２】図１（ａ）の回路において、配線ノード６
の入力信号は、インバータ１及び２を通して、配線ノー
ド７へ出力される。配線ノード７は、配線ノード８と接
続されており、かつ、抵抗１２を通して配線ノード１０
と接続されている。配線ノード８はインバータ３の入力
に接続されている。インバータ３の出力はインバータ４
を通して配線ノード９と接続されており、ここに出力さ
れる。配線ノード１０はインバータ５の入力に接続され
ている。インバータ５の出力は配線ノード１１と接続さ
れており、ここに出力される。
の入力信号は、インバータ１及び２を通して、配線ノー
ド７へ出力される。配線ノード７は、配線ノード８と接
続されており、かつ、抵抗１２を通して配線ノード１０
と接続されている。配線ノード８はインバータ３の入力
に接続されている。インバータ３の出力はインバータ４
を通して配線ノード９と接続されており、ここに出力さ
れる。配線ノード１０はインバータ５の入力に接続され
ている。インバータ５の出力は配線ノード１１と接続さ
れており、ここに出力される。
【００１３】配線ノード６の入力信号に対し、配線ノー
ド９の出力に対する回路動作のタイミングマージンは非
常に小さい。一方、配線ノード１１の出力に対する回路
動作のタイミングマージンは非常に大きい。回路動作の
タイミングマージンが小さい配線ノード９の出力に、で
きるかぎりマージンを多く持たせるため、配線ノード６
の信号入力から配線ノード９の信号出力までの遅延時間
をできるかぎり小さく抑える必要がある。このため、イ
ンバータ５を構成するトランジスタのサイズをデザイン
ルール上最小にした。すなわち、Ｎｃｈ、Ｐｃｈ共にチ
ャネル幅２μｍ、チャネル長１μｍである。インバータ
１〜４を構成するトランジスタのサイズは全てチャネル
長１μｍ、Ｎｃｈチャネル幅７μｍ、Ｐｃｈチャネル幅
１３μｍである。さらに、抵抗１２の抵抗値を大きくす
ることにより、時定数が大きくなり見かけ上インバータ
２の負荷容量を小さくする働きをする。
ド９の出力に対する回路動作のタイミングマージンは非
常に小さい。一方、配線ノード１１の出力に対する回路
動作のタイミングマージンは非常に大きい。回路動作の
タイミングマージンが小さい配線ノード９の出力に、で
きるかぎりマージンを多く持たせるため、配線ノード６
の信号入力から配線ノード９の信号出力までの遅延時間
をできるかぎり小さく抑える必要がある。このため、イ
ンバータ５を構成するトランジスタのサイズをデザイン
ルール上最小にした。すなわち、Ｎｃｈ、Ｐｃｈ共にチ
ャネル幅２μｍ、チャネル長１μｍである。インバータ
１〜４を構成するトランジスタのサイズは全てチャネル
長１μｍ、Ｎｃｈチャネル幅７μｍ、Ｐｃｈチャネル幅
１３μｍである。さらに、抵抗１２の抵抗値を大きくす
ることにより、時定数が大きくなり見かけ上インバータ
２の負荷容量を小さくする働きをする。
【００１４】図１（ｂ）は、図１（ａ）の回路における
配線ノード６と配線ノード９の時間変化を示したもので
ある。破線は抵抗１２の抵抗値が０Ωの場合であり、従
来技術を用いた結果である。配線ノード６が２．５Ｖに
なった時間Ｔ２１と配線ノード９が２．５Ｖになった時
間Ｔ２２との差（Ｔ２２−Ｔ２１）を配線ノード６と配
線ノード９の間の遅延時間と定義する。この例の場合、
（Ｔ２２−Ｔ２１）は０．６２４ｎＳである。同様に、
抵抗１２の抵抗値が１００ＫΩの場合についても配線ノ
ード６と配線ノード９の間の遅延時間を求めると、配線
ノード６が２．５Ｖになった時間Ｔ２３と配線ノード９
が２．５Ｖになった時間Ｔ２４との差（Ｔ２４−Ｔ２
３）と表される。この例の場合、（Ｔ２４−Ｔ２３）は
０．６００ｎＳである。この場合、抵抗１２を０Ωから
１００ｋΩにすることにより、｛（Ｔ２２−Ｔ２１）−
（Ｔ２４−Ｔ２３）｝の時間分だけ遅延時間が減少し、
高速化されていることがわかる。この例の場合、｛（Ｔ
２２−Ｔ２１）−（Ｔ２４−Ｔ２３）｝は０．０２４ｎ
Ｓであり、配線ノード６と配線ノード９の間に直列に抵
抗１２を設けたことにより、従来法と比較して３．８５
％高速化されている。
配線ノード６と配線ノード９の時間変化を示したもので
ある。破線は抵抗１２の抵抗値が０Ωの場合であり、従
来技術を用いた結果である。配線ノード６が２．５Ｖに
なった時間Ｔ２１と配線ノード９が２．５Ｖになった時
間Ｔ２２との差（Ｔ２２−Ｔ２１）を配線ノード６と配
線ノード９の間の遅延時間と定義する。この例の場合、
（Ｔ２２−Ｔ２１）は０．６２４ｎＳである。同様に、
抵抗１２の抵抗値が１００ＫΩの場合についても配線ノ
ード６と配線ノード９の間の遅延時間を求めると、配線
ノード６が２．５Ｖになった時間Ｔ２３と配線ノード９
が２．５Ｖになった時間Ｔ２４との差（Ｔ２４−Ｔ２
３）と表される。この例の場合、（Ｔ２４−Ｔ２３）は
０．６００ｎＳである。この場合、抵抗１２を０Ωから
１００ｋΩにすることにより、｛（Ｔ２２−Ｔ２１）−
（Ｔ２４−Ｔ２３）｝の時間分だけ遅延時間が減少し、
高速化されていることがわかる。この例の場合、｛（Ｔ
２２−Ｔ２１）−（Ｔ２４−Ｔ２３）｝は０．０２４ｎ
Ｓであり、配線ノード６と配線ノード９の間に直列に抵
抗１２を設けたことにより、従来法と比較して３．８５
％高速化されている。
【００１５】以上のように本実施例によれば、簡便な方
法で遅延時間の小さい高速な半導体装置が得られる。
法で遅延時間の小さい高速な半導体装置が得られる。
【００１６】（実施例２）以下、本発明の一実施例の半
導体装置の製造方法について、図面を参照しながら説明
する。図２〜図８は、本発明を用いた実施例の各工程に
おける半導体装置の部分拡大断面図である。
導体装置の製造方法について、図面を参照しながら説明
する。図２〜図８は、本発明を用いた実施例の各工程に
おける半導体装置の部分拡大断面図である。
【００１７】図２では、ｐ型半導体基板３１上に分離酸
化膜３２、ゲート酸化膜３３、ポリシリコンゲート３４
（ａ）及び３４（ｂ）を順に形成する。図３では、ｐ型
半導体基板３１上にボロンリンガラス３５を８００ｎｍ
の厚さで形成する。図４では、フォトリソグラフィーと
ドライエッチングによりコンタクトホール３６（ａ）及
び３６（ｂ）を形成する。図５では、コンタクトホール
３６（ａ）及び３６（ｂ）内のみに選択的にポリシリコ
ン薄膜３７（ａ）及び３７（ｂ）を形成する。
化膜３２、ゲート酸化膜３３、ポリシリコンゲート３４
（ａ）及び３４（ｂ）を順に形成する。図３では、ｐ型
半導体基板３１上にボロンリンガラス３５を８００ｎｍ
の厚さで形成する。図４では、フォトリソグラフィーと
ドライエッチングによりコンタクトホール３６（ａ）及
び３６（ｂ）を形成する。図５では、コンタクトホール
３６（ａ）及び３６（ｂ）内のみに選択的にポリシリコ
ン薄膜３７（ａ）及び３７（ｂ）を形成する。
【００１８】図６では、フォトリソグラフィーによりレ
ジストパターン３８を形成する。レジストパターン３８
は、ポリシリコン薄膜３７（ａ）上は被覆しているが、
ポリシリコン薄膜３７（ｂ）上は被覆していない。その
後、レジストパターン３８をマスクにリンイオン３９を
注入する。図７では、リンイオン３９を活性化するた
め、８５０℃３０分の熱処理を行う。ポリシリコン薄膜
３７（ａ）は高抵抗のままであるが、ポリシリコン薄膜
３７（ｂ）はリンが拡散されるため、低抵抗ポリシリコ
ン薄膜４０（ｂ）に変化する。図８では、アルミ配線４
１（ａ）及び４１（ｂ）を形成した後、保護絶縁膜とし
てシリコン窒化膜４２を５００ｎｍ厚形成し、半導体装
置が完成する。
ジストパターン３８を形成する。レジストパターン３８
は、ポリシリコン薄膜３７（ａ）上は被覆しているが、
ポリシリコン薄膜３７（ｂ）上は被覆していない。その
後、レジストパターン３８をマスクにリンイオン３９を
注入する。図７では、リンイオン３９を活性化するた
め、８５０℃３０分の熱処理を行う。ポリシリコン薄膜
３７（ａ）は高抵抗のままであるが、ポリシリコン薄膜
３７（ｂ）はリンが拡散されるため、低抵抗ポリシリコ
ン薄膜４０（ｂ）に変化する。図８では、アルミ配線４
１（ａ）及び４１（ｂ）を形成した後、保護絶縁膜とし
てシリコン窒化膜４２を５００ｎｍ厚形成し、半導体装
置が完成する。
【００１９】この半導体装置において、アルミ配線４１
（ａ）は高抵抗ポリシリコン薄膜３７（ａ）を介してポ
リシリコンゲート３４（ａ）と接続されている。アルミ
配線４１（ｂ）は低抵抗ポリシリコン薄膜４０（ｂ）を
介してポリシリコンゲート３４（ｂ）と接続されてい
る。即ち、ポリシリコンゲート３４（ｂ）で構成される
論理ゲートはアルミ配線４１（ｂ）との間に小さな直列
抵抗しか持たないが、ポリシリコンゲート３４（ａ）で
構成される論理ゲートはアルミ配線４１（ａ）との間に
大きな直列抵抗を寄生容量を伴うことなく持つ。ポリシ
リコンゲート３４（ａ）及び（ｂ）は各論理ゲートの入
力となっているため、特定の論理ゲート入力と金属配線
の間に選択的に直列抵抗を形成することができる。
（ａ）は高抵抗ポリシリコン薄膜３７（ａ）を介してポ
リシリコンゲート３４（ａ）と接続されている。アルミ
配線４１（ｂ）は低抵抗ポリシリコン薄膜４０（ｂ）を
介してポリシリコンゲート３４（ｂ）と接続されてい
る。即ち、ポリシリコンゲート３４（ｂ）で構成される
論理ゲートはアルミ配線４１（ｂ）との間に小さな直列
抵抗しか持たないが、ポリシリコンゲート３４（ａ）で
構成される論理ゲートはアルミ配線４１（ａ）との間に
大きな直列抵抗を寄生容量を伴うことなく持つ。ポリシ
リコンゲート３４（ａ）及び（ｂ）は各論理ゲートの入
力となっているため、特定の論理ゲート入力と金属配線
の間に選択的に直列抵抗を形成することができる。
【００２０】以上のように本実施例によれば、特定のト
ランジスタゲートと金属配線の間に高抵抗ポリシリコン
薄膜を直列に挿入することができる。このことにより、
簡便な方法で高速な半導体装置を得ることができる。
ランジスタゲートと金属配線の間に高抵抗ポリシリコン
薄膜を直列に挿入することができる。このことにより、
簡便な方法で高速な半導体装置を得ることができる。
【００２１】
【発明の効果】以上のように本発明の半導体装置は、複
数の論理ゲートの入力が接続される回路において、前記
論理ゲートの入力のうち特定のものと前段の論理ゲート
の出力との間に直列抵抗を挿入する構成により、前段の
論理ゲート負荷を軽減し、直列抵抗を挿入していない論
理ゲートの遅延時間を小さくすることができる。
数の論理ゲートの入力が接続される回路において、前記
論理ゲートの入力のうち特定のものと前段の論理ゲート
の出力との間に直列抵抗を挿入する構成により、前段の
論理ゲート負荷を軽減し、直列抵抗を挿入していない論
理ゲートの遅延時間を小さくすることができる。
【００２２】また、本発明の半導体装置の製造方法は、
ＭＯＳトランジスタのゲート電極を形成する工程と、こ
のゲート電極上に絶縁膜を形成する工程と、この絶縁膜
に前記ゲート電極への接続孔を形成する工程と、前記接
続孔内のみにポリシリコン薄膜を形成する工程と、前記
ポリシリコン薄膜のうち特定のもののみに不純物を導入
する工程と、前記ポリシリコン薄膜を介して前記ＭＯＳ
トランジスタのゲート電極に接続する金属配線を形成す
る工程を備え、特定の論理ゲートの入力に直列抵抗を挿
入することができ、直列抵抗を挿入していない論理ゲー
トの遅延時間を小さくすることができる。
ＭＯＳトランジスタのゲート電極を形成する工程と、こ
のゲート電極上に絶縁膜を形成する工程と、この絶縁膜
に前記ゲート電極への接続孔を形成する工程と、前記接
続孔内のみにポリシリコン薄膜を形成する工程と、前記
ポリシリコン薄膜のうち特定のもののみに不純物を導入
する工程と、前記ポリシリコン薄膜を介して前記ＭＯＳ
トランジスタのゲート電極に接続する金属配線を形成す
る工程を備え、特定の論理ゲートの入力に直列抵抗を挿
入することができ、直列抵抗を挿入していない論理ゲー
トの遅延時間を小さくすることができる。
【図１】本発明の実施例における半導体装置の一部を示
す論理回路図及び、論理回路図における各配線ノード電
位の時間変化を示す図
す論理回路図及び、論理回路図における各配線ノード電
位の時間変化を示す図
【図２】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図３】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図４】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図５】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図６】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図７】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図８】本発明を用いた製造方法の実施例における半導
体装置の部分拡大断面図
体装置の部分拡大断面図
【図９】従来の半導体装置の一部を示す論理回路図及
び、論理回路図における各配線ノード電位の時間変化を
示す図
び、論理回路図における各配線ノード電位の時間変化を
示す図
１〜５，１０１〜１０５ インバータ
６〜１１，１０６〜１１１ 配線ノード
１１２ 抵抗
３１ ｐ型半導体基板
３２ 分離酸化膜
３３ ゲート酸化膜
３４（ａ），（ｂ） ポリシリコンゲート
３５ ボロンリンガラス
３６（ａ），（ｂ） コンタクトホール
３７（ａ），（ｂ） ポリシリコン薄膜
３８ レジストパターン
３９ リンイオン
４０（ｂ） 低抵抗ポリシリコン薄膜
４１（ａ），（ｂ） アルミ配線
４２ シリコン窒化膜
Claims (3)
- 【請求項１】ひとつの論理ゲートの出力に対し、複数の
論理ゲートの入力が接続される回路において、前記論理
ゲートの入力のうち特定のものと前記論理ゲートの出力
との間に直列に抵抗を挿入することを特徴とする半導体
装置。 - 【請求項２】請求項１記載の直列に挿入する抵抗とし
て、ポリシリコン薄膜を用いることを特徴とする半導体
装置。 - 【請求項３】ＭＯＳトランジスタのゲート電極を形成す
る工程と、このゲート電極上に絶縁膜を形成する工程
と、この絶縁膜に前記ゲート電極への接続孔を形成する
工程と、前記接続孔内のみにポリシリコン薄膜を形成す
る工程と、前記ポリシリコン薄膜のうち特定のもののみ
に不純物を導入する工程と、前記ポリシリコン薄膜を介
して前記ＭＯＳトランジスタのゲート電極に接続する金
属配線を形成する工程とを備えた半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224791A JPH0529548A (ja) | 1991-07-23 | 1991-07-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224791A JPH0529548A (ja) | 1991-07-23 | 1991-07-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529548A true JPH0529548A (ja) | 1993-02-05 |
Family
ID=16114923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18224791A Pending JPH0529548A (ja) | 1991-07-23 | 1991-07-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709892A3 (en) * | 1994-09-30 | 1998-11-04 | Yozan Inc. | MOS inverter forming method |
| US6143369A (en) * | 1996-01-12 | 2000-11-07 | Matsushita Electric Works, Ltd. | Process of impregnating substrate and impregnated substrate |
-
1991
- 1991-07-23 JP JP18224791A patent/JPH0529548A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709892A3 (en) * | 1994-09-30 | 1998-11-04 | Yozan Inc. | MOS inverter forming method |
| US6143369A (en) * | 1996-01-12 | 2000-11-07 | Matsushita Electric Works, Ltd. | Process of impregnating substrate and impregnated substrate |
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