JP2795243B2 - マスクパターン設計方法 - Google Patents
マスクパターン設計方法Info
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- JP2795243B2 JP2795243B2 JP509896A JP509896A JP2795243B2 JP 2795243 B2 JP2795243 B2 JP 2795243B2 JP 509896 A JP509896 A JP 509896A JP 509896 A JP509896 A JP 509896A JP 2795243 B2 JP2795243 B2 JP 2795243B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マスクパターン設
計方法に関し、特に非対称トランジスタ作成のためのイ
オン注入用マスクパターンを設計する方法に関するもの
である。
計方法に関し、特に非対称トランジスタ作成のためのイ
オン注入用マスクパターンを設計する方法に関するもの
である。
【０００２】
【従来の技術】近年のＣＭＯＳ論理ＬＳＩにおいては、
ホットキャリアによるトランジスタの性能劣化を防ぐた
め、ＬＤＤ（Lightly Doped Drain ）構造のトランジス
タが多くの場合使用されている。ＬＤＤトランジスタ
は、ソース・ドレイン領域とゲート下のチャネル領域の
間にソース・ドレイン領域よりも不純物濃度の低い領域
を設け、ドレイン端における電界を緩和することでホッ
トキャリアの発生を抑えるものである。
ホットキャリアによるトランジスタの性能劣化を防ぐた
め、ＬＤＤ（Lightly Doped Drain ）構造のトランジス
タが多くの場合使用されている。ＬＤＤトランジスタ
は、ソース・ドレイン領域とゲート下のチャネル領域の
間にソース・ドレイン領域よりも不純物濃度の低い領域
を設け、ドレイン端における電界を緩和することでホッ
トキャリアの発生を抑えるものである。
【０００３】ＳＯＧ（Sea-Of-Gates）やスタンダードセ
ル方式ＬＳＩ等で代表される特定用途向けＬＳＩ（ＡＳ
ＩＣ：Application Specific IC ）において、従来、内
部基本セルに用いられてきたＬＤＤトランジスタは、全
てソース・ドレイン両側ともにＬＤＤ領域を設けてお
り、ゲートを中心にソース・ドレインが左右対称な構造
となっている。その理由は、トランジスタ・アレイを予
めＳｉウェハ上に形成し、配線工程のパターニングによ
り論理を構成するような設計手法のＬＳＩ（例えばＳＯ
Ｇ，スタンダードセルのランダム・ロジック部）におい
て、基本セル中のＭＯＳトランジスタの一つの拡散層領
域を、ソース、ドレインどちらとしても使用可能とする
ためである。この構成により基本セル内のトランジスタ
数を減らし、基本セルサイズの低減を図っている。
ル方式ＬＳＩ等で代表される特定用途向けＬＳＩ（ＡＳ
ＩＣ：Application Specific IC ）において、従来、内
部基本セルに用いられてきたＬＤＤトランジスタは、全
てソース・ドレイン両側ともにＬＤＤ領域を設けてお
り、ゲートを中心にソース・ドレインが左右対称な構造
となっている。その理由は、トランジスタ・アレイを予
めＳｉウェハ上に形成し、配線工程のパターニングによ
り論理を構成するような設計手法のＬＳＩ（例えばＳＯ
Ｇ，スタンダードセルのランダム・ロジック部）におい
て、基本セル中のＭＯＳトランジスタの一つの拡散層領
域を、ソース、ドレインどちらとしても使用可能とする
ためである。この構成により基本セル内のトランジスタ
数を減らし、基本セルサイズの低減を図っている。
【０００４】その反面、この種の従来の基本セル構造で
は、配線工程のパターニングにより回路構成が決定して
しまえば、ホットキャリア耐性の向上には本来無関係な
ソース側にもＬＤＤ領域があることになり、回路動作
上、ソース側ＬＤＤ領域の抵抗によるオン電流の低下、
動作速度の劣化を招くことになる。
は、配線工程のパターニングにより回路構成が決定して
しまえば、ホットキャリア耐性の向上には本来無関係な
ソース側にもＬＤＤ領域があることになり、回路動作
上、ソース側ＬＤＤ領域の抵抗によるオン電流の低下、
動作速度の劣化を招くことになる。
【０００５】これをより具体的に説明すると以下のよう
になる。図９（ａ）は、通常の対称ＬＤＤ構造を有する
トランジスタの抵抗成分をＰチャネル型ＭＯＳを例とし
て示したものである。オン状態のソース１とドレイン２
の間は、ソースコンタクト抵抗およびソース拡散層抵抗
３、ソース側ＬＤＤ領域の抵抗４、チャネル抵抗５、ド
レイン側ＬＤＤ領域の抵抗６、ドレインコンタクト抵抗
およびドレイン拡散層抵抗７、の５つの抵抗成分が直列
に接続された状態となっている。現在、ゲート長が０．
５μｍルールのトランジスタにおいては、トランジスタ
がオン状態の時、このＬＤＤ領域の抵抗値（符号４およ
び６）は、片側でソース・ドレイン間の抵抗値全体の約
１０％を占めている。このため、トランジスタのオン電
流もこの１０％の抵抗分だけ低下した状態となってい
る。
になる。図９（ａ）は、通常の対称ＬＤＤ構造を有する
トランジスタの抵抗成分をＰチャネル型ＭＯＳを例とし
て示したものである。オン状態のソース１とドレイン２
の間は、ソースコンタクト抵抗およびソース拡散層抵抗
３、ソース側ＬＤＤ領域の抵抗４、チャネル抵抗５、ド
レイン側ＬＤＤ領域の抵抗６、ドレインコンタクト抵抗
およびドレイン拡散層抵抗７、の５つの抵抗成分が直列
に接続された状態となっている。現在、ゲート長が０．
５μｍルールのトランジスタにおいては、トランジスタ
がオン状態の時、このＬＤＤ領域の抵抗値（符号４およ
び６）は、片側でソース・ドレイン間の抵抗値全体の約
１０％を占めている。このため、トランジスタのオン電
流もこの１０％の抵抗分だけ低下した状態となってい
る。
【０００６】図１０は従来の対称ＬＤＤ構造を有するＰ
チャネル型ＭＯＳトランジスタの製造フロー図を示す。
対称ＬＤＤトランジスタを製造する場合、ゲート８形成
後のイオン注入によりＬＤＤ領域９を形成し、サイドウ
ォール１０形成後、ソース・ドレインのイオン注入によ
りソース拡散層１、ドレイン拡散層２をそれぞれ形成す
る。
チャネル型ＭＯＳトランジスタの製造フロー図を示す。
対称ＬＤＤトランジスタを製造する場合、ゲート８形成
後のイオン注入によりＬＤＤ領域９を形成し、サイドウ
ォール１０形成後、ソース・ドレインのイオン注入によ
りソース拡散層１、ドレイン拡散層２をそれぞれ形成す
る。
【０００７】図１１は従来のＣＭＯＳトランジスタＳＯ
Ｇの基本セルアレイおよび２入力ＮＡＮＤのレイアウト
図を示すものである。図中破線で囲んだ基本セル１１
は、２個のＰチャネル型ＭＯＳトランジスタ１２ａ、１
２ｂと２個のＮチャネル型ＭＯＳトランジスタ１３ａ、
１３ｂから構成されている。
Ｇの基本セルアレイおよび２入力ＮＡＮＤのレイアウト
図を示すものである。図中破線で囲んだ基本セル１１
は、２個のＰチャネル型ＭＯＳトランジスタ１２ａ、１
２ｂと２個のＮチャネル型ＭＯＳトランジスタ１３ａ、
１３ｂから構成されている。
【０００８】また、図１２（ａ）はＰチャネル型ＭＯＳ
トランジスタ１２ａ、１２ｂ、図１２（ｂ）はＮチャネ
ル型ＭＯＳトランジスタ１３ａ、１３ｂ、の断面図をそ
れぞれ示している。図１２（ａ）のＰチャネル型ＭＯＳ
トランジスタ１２ａ、１２ｂでは、Ｐ型基板１４上にＮ
ウェル１５が形成され、Ｎウェル１５にはＮウェルコン
タクト拡散層１６を通じて通常電源電位が与えられる。
そして、２個のＰチャネル型ＭＯＳトランジスタ１２
ａ、１２ｂは、１つのＰ+ 拡散層領域１７ｂを共有して
直列に接続されている。各Ｐチャネル型ＭＯＳトランジ
スタ１２ａ、１２ｂにおいては、ゲートの両側にサイド
ウォール１８が形成され、サイドウォール１８の下には
Ｐ−ＬＤＤ領域１９が形成されている。また、図１２
（ｂ）に示すＮチャネル型ＭＯＳトランジスタ１３ａ、
１３ｂについても同様の構成となっている。
トランジスタ１２ａ、１２ｂ、図１２（ｂ）はＮチャネ
ル型ＭＯＳトランジスタ１３ａ、１３ｂ、の断面図をそ
れぞれ示している。図１２（ａ）のＰチャネル型ＭＯＳ
トランジスタ１２ａ、１２ｂでは、Ｐ型基板１４上にＮ
ウェル１５が形成され、Ｎウェル１５にはＮウェルコン
タクト拡散層１６を通じて通常電源電位が与えられる。
そして、２個のＰチャネル型ＭＯＳトランジスタ１２
ａ、１２ｂは、１つのＰ+ 拡散層領域１７ｂを共有して
直列に接続されている。各Ｐチャネル型ＭＯＳトランジ
スタ１２ａ、１２ｂにおいては、ゲートの両側にサイド
ウォール１８が形成され、サイドウォール１８の下には
Ｐ−ＬＤＤ領域１９が形成されている。また、図１２
（ｂ）に示すＮチャネル型ＭＯＳトランジスタ１３ａ、
１３ｂについても同様の構成となっている。
【０００９】図１３は、図１１の基本セルアレイ上にレ
イアウトした２入力ＮＡＮＤ回路の等価回路図である。
図１１の２個のＰチャネル型ＭＯＳトランジスタ１２
ａ、１２ｂは電源２４と出力端子２５の間に並列接続さ
れており、２個のＮチャネル型ＭＯＳトランジスタ１３
ａ、１３ｂは接地２６と出力端子２５の間に直列接続さ
れている。そこで、上記４個のＭＯＳトランジスタ１２
ａ、１２ｂ、１３ａ、１３ｂでは、回路動作時のソース
・ドレイン間の電流の方向が決まっているため、トラン
ジスタのホットキャリア耐性向上には不要なソース側Ｌ
ＤＤ抵抗が回路に付加されていることになる。そして、
このソース側ＬＤＤ抵抗は回路動作上、駆動能力の低
下、動作速度の低下を招いている。
イアウトした２入力ＮＡＮＤ回路の等価回路図である。
図１１の２個のＰチャネル型ＭＯＳトランジスタ１２
ａ、１２ｂは電源２４と出力端子２５の間に並列接続さ
れており、２個のＮチャネル型ＭＯＳトランジスタ１３
ａ、１３ｂは接地２６と出力端子２５の間に直列接続さ
れている。そこで、上記４個のＭＯＳトランジスタ１２
ａ、１２ｂ、１３ａ、１３ｂでは、回路動作時のソース
・ドレイン間の電流の方向が決まっているため、トラン
ジスタのホットキャリア耐性向上には不要なソース側Ｌ
ＤＤ抵抗が回路に付加されていることになる。そして、
このソース側ＬＤＤ抵抗は回路動作上、駆動能力の低
下、動作速度の低下を招いている。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のＣＭＯＳ論理回路のレイアウトでは、各トランジスタ
のソース・ドレイン間の不純物濃度分布が、ゲートを中
心として対称な構造を前提にレイアウトされている。こ
のため、トランジスタのホットキャリア耐性向上には本
来不要なソース側ＬＤＤ領域が形成されている。このソ
ース側に形成されたＬＤＤ領域の抵抗は、トランジスタ
の動作上、オン状態の時にソース・ドレイン間に直列に
接続されることとなり、この抵抗分だけトランジスタの
オン電流が低下して、回路動作速度が低下してしまう、
という問題点が生じていた。
のＣＭＯＳ論理回路のレイアウトでは、各トランジスタ
のソース・ドレイン間の不純物濃度分布が、ゲートを中
心として対称な構造を前提にレイアウトされている。こ
のため、トランジスタのホットキャリア耐性向上には本
来不要なソース側ＬＤＤ領域が形成されている。このソ
ース側に形成されたＬＤＤ領域の抵抗は、トランジスタ
の動作上、オン状態の時にソース・ドレイン間に直列に
接続されることとなり、この抵抗分だけトランジスタの
オン電流が低下して、回路動作速度が低下してしまう、
という問題点が生じていた。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、論理回路における特性改善のため
の非対称トランジスタ作成用のマスクパターンを設計す
る方法を提供することを目的とする。
されたものであって、論理回路における特性改善のため
の非対称トランジスタ作成用のマスクパターンを設計す
る方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のマスクパターン設計方法は、ＭＯＳ論理
回路を構成する複数のＬＤＤ構造のＭＯＳトランジスタ
の中から回路動作時に電流が一方向にのみ流れるＭＯＳ
トランジスタを抽出し、その抽出したＭＯＳトランジス
タに対して電流の方向を考慮してソース、ドレインのう
ち特性向上に不要な側のＬＤＤ領域を打ち消すためのイ
オン注入用マスクパターンを生成することを特徴とする
ものである。
めに、本発明のマスクパターン設計方法は、ＭＯＳ論理
回路を構成する複数のＬＤＤ構造のＭＯＳトランジスタ
の中から回路動作時に電流が一方向にのみ流れるＭＯＳ
トランジスタを抽出し、その抽出したＭＯＳトランジス
タに対して電流の方向を考慮してソース、ドレインのう
ち特性向上に不要な側のＬＤＤ領域を打ち消すためのイ
オン注入用マスクパターンを生成することを特徴とする
ものである。
【００１３】より具体的には、ＭＯＳ論理回路を含むＬ
ＳＩの少なくとも一部の工程のレイアウトデータを入力
データとして、ＭＯＳ論理回路を構成する複数のＭＯＳ
トランジスタのトランジスタレベルの接続情報を抽出す
る第１の工程と、その接続情報に基づいて回路動作時に
電流が一方向にのみ流れるＭＯＳトランジスタを抽出す
る第２の工程と、第２の工程で抽出したＭＯＳトランジ
スタのゲート、ソース、ドレインの位置情報を前記レイ
アウトデータから抽出する第３の工程と、その位置情報
に基づいてこのＭＯＳトランジスタのソース拡散層領域
のゲート電極近傍にイオン注入用マスクパターンを生成
する第４の工程を有することを特徴とするものである。
ＳＩの少なくとも一部の工程のレイアウトデータを入力
データとして、ＭＯＳ論理回路を構成する複数のＭＯＳ
トランジスタのトランジスタレベルの接続情報を抽出す
る第１の工程と、その接続情報に基づいて回路動作時に
電流が一方向にのみ流れるＭＯＳトランジスタを抽出す
る第２の工程と、第２の工程で抽出したＭＯＳトランジ
スタのゲート、ソース、ドレインの位置情報を前記レイ
アウトデータから抽出する第３の工程と、その位置情報
に基づいてこのＭＯＳトランジスタのソース拡散層領域
のゲート電極近傍にイオン注入用マスクパターンを生成
する第４の工程を有することを特徴とするものである。
【００１４】また、上記の方法に代えて、ＭＯＳ論理回
路を構成する複数のＭＯＳトランジスタのトランジスタ
レベルの接続情報を入力データとしてもよい。その場
合、上記の方法とは異なり、トランジスタレベルの接続
情報から逆に、ＬＳＩのマスクパターンのレイアウトデ
ータを生成し、以降の工程でそのレイアウトデータを利
用する。
路を構成する複数のＭＯＳトランジスタのトランジスタ
レベルの接続情報を入力データとしてもよい。その場
合、上記の方法とは異なり、トランジスタレベルの接続
情報から逆に、ＬＳＩのマスクパターンのレイアウトデ
ータを生成し、以降の工程でそのレイアウトデータを利
用する。
【００１５】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図５を参照して説明する。図１は本実施の形態
のマスクパターン設計方法の手順を示すフロー図であ
り、本方法は半導体自動レイアウト装置を用いて実施さ
れるものである。また、本実施の形態ではＣＭＯＳ論理
回路が２入力ＮＡＮＤ回路である場合の例を挙げて説明
する。
を図１〜図５を参照して説明する。図１は本実施の形態
のマスクパターン設計方法の手順を示すフロー図であ
り、本方法は半導体自動レイアウト装置を用いて実施さ
れるものである。また、本実施の形態ではＣＭＯＳ論理
回路が２入力ＮＡＮＤ回路である場合の例を挙げて説明
する。
【００１６】まず、対称構造を持つ従来のＬＤＤトラン
ジスタを前提にレイアウトしたＣＭＯＳ論理回路のレイ
アウトパターンデータ３０を入力データとして、ＣＭＯ
Ｓ論理回路を構成する複数のトランジスタのトランジス
タレベルの接続情報を抽出し、トランジスタレベル接続
情報データ３１を作成する（ステップＳ１０１、第１の
工程）。
ジスタを前提にレイアウトしたＣＭＯＳ論理回路のレイ
アウトパターンデータ３０を入力データとして、ＣＭＯ
Ｓ論理回路を構成する複数のトランジスタのトランジス
タレベルの接続情報を抽出し、トランジスタレベル接続
情報データ３１を作成する（ステップＳ１０１、第１の
工程）。
【００１７】次に、ステップＳ１０１で得たトランジス
タレベル接続情報データ３１を入力データとして、複数
のトランジスタのうち、電流が一方向にのみ流れるトラ
ンジスタ、すなわち非対称トランジスタに置き換え可能
なトランジスタを抽出し、非対称トランジスタに置き換
え可能なトランジスタ情報データ３２を作成する（ステ
ップＳ１０２、第２の工程）。
タレベル接続情報データ３１を入力データとして、複数
のトランジスタのうち、電流が一方向にのみ流れるトラ
ンジスタ、すなわち非対称トランジスタに置き換え可能
なトランジスタを抽出し、非対称トランジスタに置き換
え可能なトランジスタ情報データ３２を作成する（ステ
ップＳ１０２、第２の工程）。
【００１８】ついで、ステップＳ１０２で得た非対称ト
ランジスタに置き換え可能なトランジスタ情報データ３
２と前記レイアウトパターンデータ３０の双方を入力デ
ータとして、非対称トランジスタに置き換え可能なトラ
ンジスタのゲート、ソース、ドレイン端子の位置情報を
抽出し、非対称トランジスタに置き換え可能なトランジ
スタの端子領域位置情報データ３３を作成する（ステッ
プＳ１０３、第３の工程）。
ランジスタに置き換え可能なトランジスタ情報データ３
２と前記レイアウトパターンデータ３０の双方を入力デ
ータとして、非対称トランジスタに置き換え可能なトラ
ンジスタのゲート、ソース、ドレイン端子の位置情報を
抽出し、非対称トランジスタに置き換え可能なトランジ
スタの端子領域位置情報データ３３を作成する（ステッ
プＳ１０３、第３の工程）。
【００１９】次に、ステップＳ１０３で得た非対称トラ
ンジスタに置き換え可能なトランジスタの端子領域位置
情報データ３３と前記レイアウトパターンデータ３０の
双方を入力データとして、非対称トランジスタのソース
拡散層領域内のゲート電極近傍にイオン注入用マスクパ
ターンを生成し、非対称トランジスタ作成のためのイオ
ン注入用マスクパターンデータ３４を出力する（ステッ
プＳ１０４、第４の工程）。
ンジスタに置き換え可能なトランジスタの端子領域位置
情報データ３３と前記レイアウトパターンデータ３０の
双方を入力データとして、非対称トランジスタのソース
拡散層領域内のゲート電極近傍にイオン注入用マスクパ
ターンを生成し、非対称トランジスタ作成のためのイオ
ン注入用マスクパターンデータ３４を出力する（ステッ
プＳ１０４、第４の工程）。
【００２０】図２はＬＳＩの内部基本セルアレイ上の２
入力ＮＡＮＤ回路のレイアウトを示す平面図である。図
中破線で囲んだ基本セル３５は、従来の基本セルと同
様、２個のＰチャネル型ＭＯＳトランジスタ３６ａ、３
６ｂと２個のＮチャネル型ＭＯＳトランジスタ３７ａ、
３７ｂから構成されている。また、図３（ａ）はＰチャ
ネル型ＭＯＳトランジスタ３６ａ、３６ｂ、図３（ｂ）
はＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂ、の
断面図をそれぞれ示している。図４は、図２の２入力Ｎ
ＡＮＤ回路の等価回路図である。
入力ＮＡＮＤ回路のレイアウトを示す平面図である。図
中破線で囲んだ基本セル３５は、従来の基本セルと同
様、２個のＰチャネル型ＭＯＳトランジスタ３６ａ、３
６ｂと２個のＮチャネル型ＭＯＳトランジスタ３７ａ、
３７ｂから構成されている。また、図３（ａ）はＰチャ
ネル型ＭＯＳトランジスタ３６ａ、３６ｂ、図３（ｂ）
はＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂ、の
断面図をそれぞれ示している。図４は、図２の２入力Ｎ
ＡＮＤ回路の等価回路図である。
【００２１】図４に示すように、２個のＰチャネル型Ｍ
ＯＳトランジスタ３６ａ、３６ｂは電源２４と出力端子
２５の間に並列接続されており、図３（ａ）に示すよう
に、Ｐ型基板１４上にＮウェル１５が形成され、Ｎウェ
ル１５にはＮウェルコンタクト拡散層１６を通じて通常
電源電位が与えられる。また、図４に示すように、２個
のＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂは接
地２６と出力端子２５の間に直列接続されており、図３
（ｂ）に示すように、Ｐ型基板１４上にＰウェル２０が
形成され、Ｐウェル２０にはＰウェルコンタクト拡散層
２１を通じて通常接地電位が与えられる。
ＯＳトランジスタ３６ａ、３６ｂは電源２４と出力端子
２５の間に並列接続されており、図３（ａ）に示すよう
に、Ｐ型基板１４上にＮウェル１５が形成され、Ｎウェ
ル１５にはＮウェルコンタクト拡散層１６を通じて通常
電源電位が与えられる。また、図４に示すように、２個
のＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂは接
地２６と出力端子２５の間に直列接続されており、図３
（ｂ）に示すように、Ｐ型基板１４上にＰウェル２０が
形成され、Ｐウェル２０にはＰウェルコンタクト拡散層
２１を通じて通常接地電位が与えられる。
【００２２】さらに、図２および図３に示すように、２
個のＰチャネル型ＭＯＳトランジスタ３６ａ、３６ｂ、
２個のＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂ
はそれぞれ１つのｐ+ 拡散層領域３８ｂ、ｎ+ 拡散層領
域３９ｂを共有している。このように、これら４個のＭ
ＯＳトランジスタ３６ａ、３６ｂ、３７ａ、３７ｂで
は、回路動作時のソース・ドレイン間の電流の方向が決
まっているため、自動レイアウト装置がこれら全てのＭ
ＯＳトランジスタを非対称トランジスタに置き換えられ
ると判断することができる。
個のＰチャネル型ＭＯＳトランジスタ３６ａ、３６ｂ、
２個のＮチャネル型ＭＯＳトランジスタ３７ａ、３７ｂ
はそれぞれ１つのｐ+ 拡散層領域３８ｂ、ｎ+ 拡散層領
域３９ｂを共有している。このように、これら４個のＭ
ＯＳトランジスタ３６ａ、３６ｂ、３７ａ、３７ｂで
は、回路動作時のソース・ドレイン間の電流の方向が決
まっているため、自動レイアウト装置がこれら全てのＭ
ＯＳトランジスタを非対称トランジスタに置き換えられ
ると判断することができる。
【００２３】そこで、図２に示すように、２個のＰチャ
ネル型ＭＯＳトランジスタ３６ａ、３６ｂのソース拡散
層３８ａ、３８ｃ側、２個のＮチャネル型ＭＯＳトラン
ジスタ３７ａ、３７ｂのソース拡散層３９ａ、３９ｂ側
のサイドウォール近傍にイオン注入用マスクパターン４
０、４１を形成し、次に述べるプロセスフローにより図
３（ａ）、（ｂ）に示すように、ソース側のＬＤＤ領域
を削減し、ドレイン側にのみＬＤＤ領域を形成してい
る。
ネル型ＭＯＳトランジスタ３６ａ、３６ｂのソース拡散
層３８ａ、３８ｃ側、２個のＮチャネル型ＭＯＳトラン
ジスタ３７ａ、３７ｂのソース拡散層３９ａ、３９ｂ側
のサイドウォール近傍にイオン注入用マスクパターン４
０、４１を形成し、次に述べるプロセスフローにより図
３（ａ）、（ｂ）に示すように、ソース側のＬＤＤ領域
を削減し、ドレイン側にのみＬＤＤ領域を形成してい
る。
【００２４】図５はＰチャネル型ＭＯＳトランジスタ側
を例としてソース側ＬＤＤ領域削減のプロセスフローを
示す図である。この図に示すように、まず、ゲート４２
形成後のイオン注入によりＬＤＤ領域４３を形成し、本
実施の形態の方法により作成したマスクパターンを用い
てソース側ＬＤＤ抵抗を打ち消すようなイオン注入を行
ない、ソース側のみにｐ+ 領域４４を形成する。その
後、サイドウォール４５を形成し、通常のソース・ドレ
イン形成用イオン注入によりソース拡散層４６、ドレイ
ン拡散層４７を形成する。このプロセスフローはＮチャ
ネル型ＭＯＳトランジスタ側も同様である。
を例としてソース側ＬＤＤ領域削減のプロセスフローを
示す図である。この図に示すように、まず、ゲート４２
形成後のイオン注入によりＬＤＤ領域４３を形成し、本
実施の形態の方法により作成したマスクパターンを用い
てソース側ＬＤＤ抵抗を打ち消すようなイオン注入を行
ない、ソース側のみにｐ+ 領域４４を形成する。その
後、サイドウォール４５を形成し、通常のソース・ドレ
イン形成用イオン注入によりソース拡散層４６、ドレイ
ン拡散層４７を形成する。このプロセスフローはＮチャ
ネル型ＭＯＳトランジスタ側も同様である。
【００２５】このように、本実施の形態のマスクパター
ン設計方法によれば、非対称トランジスタに置き換え可
能なＭＯＳトランジスタを抽出し、そのＭＯＳトランジ
スタのソース側ＬＤＤ抵抗を削減するためのイオン注入
用マスクパターンを生成することができるので、図９
（ｂ）に示すようにＭＯＳトランジスタ全体の抵抗が下
がり、従来に比べてオン電流を増加させることができ
る。その結果、ホットキャリア耐性が従来レベルを維持
したまま、動作速度の速いＬＳＩを得ることができる。
また、マスクパターンの設計にあたっては、従来のＬＤ
Ｄトランジスタを前提にしたレイアウトパターンデータ
を入力データとし、自動レイアウト装置を用いて設計を
行うため、従来の設計フローに対してわずかな設計工数
を追加するだけで、上記の優れた特性を持つＬＳＩを提
供することができる。
ン設計方法によれば、非対称トランジスタに置き換え可
能なＭＯＳトランジスタを抽出し、そのＭＯＳトランジ
スタのソース側ＬＤＤ抵抗を削減するためのイオン注入
用マスクパターンを生成することができるので、図９
（ｂ）に示すようにＭＯＳトランジスタ全体の抵抗が下
がり、従来に比べてオン電流を増加させることができ
る。その結果、ホットキャリア耐性が従来レベルを維持
したまま、動作速度の速いＬＳＩを得ることができる。
また、マスクパターンの設計にあたっては、従来のＬＤ
Ｄトランジスタを前提にしたレイアウトパターンデータ
を入力データとし、自動レイアウト装置を用いて設計を
行うため、従来の設計フローに対してわずかな設計工数
を追加するだけで、上記の優れた特性を持つＬＳＩを提
供することができる。
【００２６】以下、本発明の第２の実施の形態を図６お
よび図７を参照して説明する。本実施の形態のマスクパ
ターン設計方法の手順は第１の実施の形態と同一である
ため、設計フローについては説明を省略する。本実施の
形態が第１の実施の形態と異なる点は、ＣＭＯＳ論理回
路としてラッチ回路を設計する点であり、論理回路中に
非対称トランジスタに置き換え可能なトランジスタと置
き換え不可能なトランジスタが混在する例である。
よび図７を参照して説明する。本実施の形態のマスクパ
ターン設計方法の手順は第１の実施の形態と同一である
ため、設計フローについては説明を省略する。本実施の
形態が第１の実施の形態と異なる点は、ＣＭＯＳ論理回
路としてラッチ回路を設計する点であり、論理回路中に
非対称トランジスタに置き換え可能なトランジスタと置
き換え不可能なトランジスタが混在する例である。
【００２７】図６はラッチ回路のレイアウトを示す平面
図、図７はラッチ回路の等価回路図である。図７に示す
回路では、ＣＬＫ入力端子４８にハイレベル、ＣＬＫＢ
入力端子４９にロウレベルが入力された場合、データ入
力端子５０から入力されたデータが、導通状態となるＰ
チャネル型ＭＯＳゲート５１ａとＮチャネル型ＭＯＳゲ
ート５２ａで構成されるトランスファーゲートを通過
し、Ｐチャネル型ＭＯＳトランジスタ５３ａとＮチャネ
ル型ＭＯＳトランジスタ５４ａで構成されるインバータ
で反転した信号として出力端子５５から出力される。
図、図７はラッチ回路の等価回路図である。図７に示す
回路では、ＣＬＫ入力端子４８にハイレベル、ＣＬＫＢ
入力端子４９にロウレベルが入力された場合、データ入
力端子５０から入力されたデータが、導通状態となるＰ
チャネル型ＭＯＳゲート５１ａとＮチャネル型ＭＯＳゲ
ート５２ａで構成されるトランスファーゲートを通過
し、Ｐチャネル型ＭＯＳトランジスタ５３ａとＮチャネ
ル型ＭＯＳトランジスタ５４ａで構成されるインバータ
で反転した信号として出力端子５５から出力される。
【００２８】また、ＣＬＫ入力端子４８にロウレベル、
ＣＬＫＢ入力端子４９にハイレベルが入力された場合、
Ｐチャネル型ＭＯＳゲート５１ａとＮチャネル型ＭＯＳ
ゲート５２ａで構成されるトランスファーゲートが非導
通状態、Ｐチャネル型ＭＯＳゲート５１ｂとＮチャネル
型ＭＯＳゲート５２ｂで構成されるトランスファーゲー
トが導通状態となる。そして、Ｐチャネル型ＭＯＳトラ
ンジスタ５３ａとＮチャネル型ＭＯＳトランジスタ５４
ａで構成されるインバータとＰチャネル型ＭＯＳトラン
ジスタ５３ｂとＮチャネル型ＭＯＳトランジスタ５４ｂ
で構成されるインバータとの間でデータが保持される。
ＣＬＫＢ入力端子４９にハイレベルが入力された場合、
Ｐチャネル型ＭＯＳゲート５１ａとＮチャネル型ＭＯＳ
ゲート５２ａで構成されるトランスファーゲートが非導
通状態、Ｐチャネル型ＭＯＳゲート５１ｂとＮチャネル
型ＭＯＳゲート５２ｂで構成されるトランスファーゲー
トが導通状態となる。そして、Ｐチャネル型ＭＯＳトラ
ンジスタ５３ａとＮチャネル型ＭＯＳトランジスタ５４
ａで構成されるインバータとＰチャネル型ＭＯＳトラン
ジスタ５３ｂとＮチャネル型ＭＯＳトランジスタ５４ｂ
で構成されるインバータとの間でデータが保持される。
【００２９】本実施の形態においては、２つのトランス
ファーゲートを構成する２個のＰチャネル型ＭＯＳゲー
ト５１ａ、５１ｂと２個のＮチャネル型ＭＯＳゲート５
２ａ、５２ｂは、回路動作時にソース・ドレイン間を電
流が双方向に流れるパストランジスタであるため、非対
称トランジスタに置き換えることができない。それに対
して、２つのインバータを構成する２個のＰチャネル型
ＭＯＳトランジスタ５３ａ、５３ｂと２個のＮチャネル
型ＭＯＳトランジスタ５４ａ、５４ｂは常に電流の流れ
る方向が決まっている。したがって、本実施の形態の場
合、図６に示すように、２個のＰチャネル型ＭＯＳトラ
ンジスタ５３ａ、５３ｂに対してイオン注入用マスクパ
ターン５６を、２個のＮチャネル型ＭＯＳトランジスタ
５４ａ、５４ｂに対してイオン注入用マスクパターン５
７を生成している。
ファーゲートを構成する２個のＰチャネル型ＭＯＳゲー
ト５１ａ、５１ｂと２個のＮチャネル型ＭＯＳゲート５
２ａ、５２ｂは、回路動作時にソース・ドレイン間を電
流が双方向に流れるパストランジスタであるため、非対
称トランジスタに置き換えることができない。それに対
して、２つのインバータを構成する２個のＰチャネル型
ＭＯＳトランジスタ５３ａ、５３ｂと２個のＮチャネル
型ＭＯＳトランジスタ５４ａ、５４ｂは常に電流の流れ
る方向が決まっている。したがって、本実施の形態の場
合、図６に示すように、２個のＰチャネル型ＭＯＳトラ
ンジスタ５３ａ、５３ｂに対してイオン注入用マスクパ
ターン５６を、２個のＮチャネル型ＭＯＳトランジスタ
５４ａ、５４ｂに対してイオン注入用マスクパターン５
７を生成している。
【００３０】このように、本実施の形態によれば、トラ
ンジスタレベルの接続情報から非対称トランジスタに置
き換え可能なトランジスタを抽出するステップを備えて
いるため、例えばラッチ回路のように、論理回路中に非
対称トランジスタに置き換え可能なトランジスタと置き
換え不可能なトランジスタが混在する場合も、非対称ト
ランジスタ作成用イオン注入マスクパターンを生成する
ことが可能である。
ンジスタレベルの接続情報から非対称トランジスタに置
き換え可能なトランジスタを抽出するステップを備えて
いるため、例えばラッチ回路のように、論理回路中に非
対称トランジスタに置き換え可能なトランジスタと置き
換え不可能なトランジスタが混在する場合も、非対称ト
ランジスタ作成用イオン注入マスクパターンを生成する
ことが可能である。
【００３１】以下、本発明の第３の実施の形態を図８を
参照して説明する。図８は本実施の形態のマスクパター
ン設計方法の手順を示すフロー図であるが、本方法が第
１、第２の実施の形態と異なる点は、入力データとし
て、レイアウトパターンデータではなく、トランジスタ
レベルの接続情報を用いる点である。
参照して説明する。図８は本実施の形態のマスクパター
ン設計方法の手順を示すフロー図であるが、本方法が第
１、第２の実施の形態と異なる点は、入力データとし
て、レイアウトパターンデータではなく、トランジスタ
レベルの接続情報を用いる点である。
【００３２】まず、ＣＭＯＳ論理回路を構成する複数の
トランジスタのトランジスタレベルの接続情報データ６
０を入力データとして、対称構造を持つ従来のＬＤＤト
ランジスタを前提にしたＣＭＯＳ論理回路のレイアウト
パターンデータ６１を作成する（ステップＳ２０１、第
１の工程）。
トランジスタのトランジスタレベルの接続情報データ６
０を入力データとして、対称構造を持つ従来のＬＤＤト
ランジスタを前提にしたＣＭＯＳ論理回路のレイアウト
パターンデータ６１を作成する（ステップＳ２０１、第
１の工程）。
【００３３】次に、トランジスタレベルの接続情報デー
タ６０を再度、入力データとして、複数のトランジスタ
のうち、非対称トランジスタに置き換え可能なトランジ
スタを抽出し、非対称トランジスタに置き換え可能なト
ランジスタ情報データ６２を作成する（ステップＳ２０
２、第２の工程）。
タ６０を再度、入力データとして、複数のトランジスタ
のうち、非対称トランジスタに置き換え可能なトランジ
スタを抽出し、非対称トランジスタに置き換え可能なト
ランジスタ情報データ６２を作成する（ステップＳ２０
２、第２の工程）。
【００３４】ついで、ステップＳ２０２で得た非対称ト
ランジスタに置き換え可能なトランジスタ情報データ６
２とステップＳ２０１で得たレイアウトパターンデータ
６１の双方を入力データとして、非対称トランジスタに
置き換え可能なトランジスタのゲート、ソース、ドレイ
ン端子の位置情報を抽出し、非対称トランジスタに置き
換え可能なトランジスタの端子領域位置情報データ６３
を作成する（ステップＳ２０３、第３の工程）。
ランジスタに置き換え可能なトランジスタ情報データ６
２とステップＳ２０１で得たレイアウトパターンデータ
６１の双方を入力データとして、非対称トランジスタに
置き換え可能なトランジスタのゲート、ソース、ドレイ
ン端子の位置情報を抽出し、非対称トランジスタに置き
換え可能なトランジスタの端子領域位置情報データ６３
を作成する（ステップＳ２０３、第３の工程）。
【００３５】次に、ステップＳ２０３で得た非対称トラ
ンジスタに置き換え可能なトランジスタの端子領域位置
情報データ６３と前記レイアウトパターンデータ６１の
双方を入力データとして、非対称トランジスタのソース
拡散層領域内のゲート電極近傍にイオン注入用マスクパ
ターンを生成し、非対称トランジスタ作成のためのイオ
ン注入用マスクパターンデータ６４を出力する（ステッ
プＳ２０４、第４の工程）。
ンジスタに置き換え可能なトランジスタの端子領域位置
情報データ６３と前記レイアウトパターンデータ６１の
双方を入力データとして、非対称トランジスタのソース
拡散層領域内のゲート電極近傍にイオン注入用マスクパ
ターンを生成し、非対称トランジスタ作成のためのイオ
ン注入用マスクパターンデータ６４を出力する（ステッ
プＳ２０４、第４の工程）。
【００３６】本方法においても、上記実施の形態と同
様、非対称トランジスタに置き換え可能なＭＯＳトラン
ジスタを抽出し、そのＭＯＳトランジスタのソース側Ｌ
ＤＤ抵抗を削減するためのマスクパターンを生成するこ
とができるので、動作速度の速いＬＳＩを得ることがで
きる。また、従来の設計フローに対してわずかな設計工
数を追加するだけで、上記の優れた特性を持つＬＳＩを
得ることができる。
様、非対称トランジスタに置き換え可能なＭＯＳトラン
ジスタを抽出し、そのＭＯＳトランジスタのソース側Ｌ
ＤＤ抵抗を削減するためのマスクパターンを生成するこ
とができるので、動作速度の速いＬＳＩを得ることがで
きる。また、従来の設計フローに対してわずかな設計工
数を追加するだけで、上記の優れた特性を持つＬＳＩを
得ることができる。
【００３７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば適用する論理回路としてはＣＭＯＳの２入力ＮＡＮ
Ｄ回路、ラッチ回路以外、種々の論理回路に本発明を適
用することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば適用する論理回路としてはＣＭＯＳの２入力ＮＡＮ
Ｄ回路、ラッチ回路以外、種々の論理回路に本発明を適
用することができる。
【００３８】
【発明の効果】以上、詳細に説明したように、従来の設
計方法は、対称型トランジスタを前提とし、ソース、ド
レインのうち、特性向上にとって不要な側にもＬＤＤ領
域を設けていた。それに対して、本発明のマスクパター
ン設計方法は、論理回路を構成する複数のＭＯＳトラン
ジスタの中から非対称トランジスタに置き換え可能なト
ランジスタを抽出し、そのトランジスタのソース側ＬＤ
Ｄ抵抗を削減するためのマスクパターンを生成するた
め、駆動能力が高く、動作速度の速いＬＳＩを提供する
ことができる。また、従来の設計フローに対してわずか
な設計工数を追加するだけで、上記の優れた特性を持つ
ＬＳＩを得ることができる。
計方法は、対称型トランジスタを前提とし、ソース、ド
レインのうち、特性向上にとって不要な側にもＬＤＤ領
域を設けていた。それに対して、本発明のマスクパター
ン設計方法は、論理回路を構成する複数のＭＯＳトラン
ジスタの中から非対称トランジスタに置き換え可能なト
ランジスタを抽出し、そのトランジスタのソース側ＬＤ
Ｄ抵抗を削減するためのマスクパターンを生成するた
め、駆動能力が高く、動作速度の速いＬＳＩを提供する
ことができる。また、従来の設計フローに対してわずか
な設計工数を追加するだけで、上記の優れた特性を持つ
ＬＳＩを得ることができる。
【図１】本発明の第１の実施の形態であるマスクパター
ン設計方法の手順を示すフロー図である。
ン設計方法の手順を示すフロー図である。
【図２】同実施の形態における基本セルアレイおよび２
入力ＮＡＮＤ回路のレイアウト平面図である。
入力ＮＡＮＤ回路のレイアウト平面図である。
【図３】（ａ）図２のＡ−Ａ線に沿うＰＭＯＳ部の断面
図、（ｂ）図２のＢ−Ｂ線に沿うＮＭＯＳ部の断面図で
ある。
図、（ｂ）図２のＢ−Ｂ線に沿うＮＭＯＳ部の断面図で
ある。
【図４】同実施の形態における２入力ＮＡＮＤ回路の等
価回路図である。
価回路図である。
【図５】同実施の形態における非対称トランジスタ作成
のプロセスフロー図である。
のプロセスフロー図である。
【図６】本発明の第２の実施の形態における基本セルア
レイおよびラッチ回路のレイアウト平面図である。
レイおよびラッチ回路のレイアウト平面図である。
【図７】同実施の形態におけるラッチ回路の等価回路図
である。
である。
【図８】本発明の第３の実施の形態であるマスクパター
ン設計方法の手順を示すフロー図である。
ン設計方法の手順を示すフロー図である。
【図９】ＬＤＤトランジスタの抵抗成分を説明するため
の図である。
の図である。
【図１０】従来一般の対称トランジスタ作成のプロセス
フロー図である。
フロー図である。
【図１１】従来のＳＯＧの基本セルアレイおよび２入力
ＮＡＮＤ回路のレイアウト平面図である。
ＮＡＮＤ回路のレイアウト平面図である。
【図１２】（ａ）図１１のＣ−Ｃ線に沿うＰＭＯＳ部の
断面図、（ｂ）図１１のＤ−Ｄ線に沿うＮＭＯＳ部の断
面図である。
断面図、（ｂ）図１１のＤ−Ｄ線に沿うＮＭＯＳ部の断
面図である。
【図１３】２入力ＮＡＮＤ回路の等価回路図である。
３０，６１ ＣＭＯＳ論理回路のレイアウトパターンデ
ータ ３１，６０ トランジスタレベル接続情報データ ３２，６２ 非対称トランジスタに置き換え可能なトラ
ンジスタ情報データ ３３，６３ 非対称トランジスタに置き換え可能なトラ
ンジスタの端子領域位置情報データ ３４，６４ イオン注入用マスクパターンデータ ３５ 基本セル ３６ａ，３６ｂ，５３ａ，５３ｂ Ｐチャネル型ＭＯＳ
トランジスタ ３７ａ，３７ｂ，５４ａ，５４ｂ Ｎチャネル型ＭＯＳ
トランジスタ ３８ａ，３８ｂ，３８ｃ，４４ ｐ+ 拡散層領域 ３９ａ，３９ｂ，３９ｃ ｎ+ 拡散層領域 ４０，４１，５６，５７ イオン注入用マスクパターン ４２ ゲート ４３ ＬＤＤ領域 ４５ サイドウォール ４６ ソース拡散層 ４７ ドレイン拡散層 ５１ａ，５１ｂ Ｐチャネル型ＭＯＳゲート ５２ａ，５２ｂ Ｎチャネル型ＭＯＳゲート
ータ ３１，６０ トランジスタレベル接続情報データ ３２，６２ 非対称トランジスタに置き換え可能なトラ
ンジスタ情報データ ３３，６３ 非対称トランジスタに置き換え可能なトラ
ンジスタの端子領域位置情報データ ３４，６４ イオン注入用マスクパターンデータ ３５ 基本セル ３６ａ，３６ｂ，５３ａ，５３ｂ Ｐチャネル型ＭＯＳ
トランジスタ ３７ａ，３７ｂ，５４ａ，５４ｂ Ｎチャネル型ＭＯＳ
トランジスタ ３８ａ，３８ｂ，３８ｃ，４４ ｐ+ 拡散層領域 ３９ａ，３９ｂ，３９ｃ ｎ+ 拡散層領域 ４０，４１，５６，５７ イオン注入用マスクパターン ４２ ゲート ４３ ＬＤＤ領域 ４５ サイドウォール ４６ ソース拡散層 ４７ ドレイン拡散層 ５１ａ，５１ｂ Ｐチャネル型ＭＯＳゲート ５２ａ，５２ｂ Ｎチャネル型ＭＯＳゲート
Claims (3)
- 【請求項１】 ＭＯＳ論理回路を構成する複数のＬＤＤ
構造のＭＯＳトランジスタの中から回路動作時に電流が
一方向にのみ流れるＭＯＳトランジスタを抽出し、その
抽出したＭＯＳトランジスタに対して電流の方向を考慮
してソース、ドレインのうち特性向上に不要な側のＬＤ
Ｄ領域を打ち消すためのイオン注入用マスクパターンを
生成することを特徴とするマスクパターン設計方法。 - 【請求項２】 ＭＯＳ論理回路を含むＬＳＩの少なくと
も一部の工程のレイアウトデータを入力データとして、
非対称トランジスタ作成のためのイオン注入用マスクパ
ターンを設計する方法であって、 前記レイアウトデータを入力データとして、ＭＯＳ論理
回路を構成する複数のＭＯＳトランジスタのトランジス
タレベルの接続情報を抽出する第１の工程と、 該第１の工程で抽出したトランジスタレベルの接続情報
に基づいて、回路動作時に電流が一方向にのみ流れるＭ
ＯＳトランジスタを抽出する第２の工程と、 該第２の工程で抽出したＭＯＳトランジスタのゲート、
ソース、ドレインの位置情報を前記レイアウトデータか
ら抽出する第３の工程と、 該第３の工程で抽出したＭＯＳトランジスタのゲート、
ソース、ドレインの位置情報に基づいて、このＭＯＳト
ランジスタのソース拡散層領域のゲート電極近傍にイオ
ン注入用マスクパターンを生成する第４の工程を有する
ことを特徴とするマスクパターン設計方法。 - 【請求項３】 ＭＯＳ論理回路を構成する複数のＭＯＳ
トランジスタのトランジスタレベルの接続情報を入力デ
ータとして、非対称トランジスタ作成のためのイオン注
入用マスクパターンを設計する方法であって、 前記接続情報を入力データとして、前記ＭＯＳ論理回路
を含むＬＳＩのマスクパターンのレイアウトデータを生
成する第１の工程と、 前記接続情報に基づいて、回路動作時に電流が一方向に
のみ流れるＭＯＳトランジスタを抽出する第２の工程
と、 該第２の工程で抽出したＭＯＳトランジスタのゲート、
ソース、ドレインの位置情報を前記第１の工程で生成さ
れたレイアウトデータから抽出する第３の工程と、 該第３の工程で抽出したＭＯＳトランジスタのゲート、
ソース、ドレインの位置情報に基づいて、このＭＯＳト
ランジスタのソース拡散層領域のゲート電極近傍にイオ
ン注入用マスクパターンを生成する第４の工程を有する
ことを特徴とするマスクパターン設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509896A JP2795243B2 (ja) | 1996-01-16 | 1996-01-16 | マスクパターン設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509896A JP2795243B2 (ja) | 1996-01-16 | 1996-01-16 | マスクパターン設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199698A JPH09199698A (ja) | 1997-07-31 |
| JP2795243B2 true JP2795243B2 (ja) | 1998-09-10 |
Family
ID=11601913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP509896A Expired - Fee Related JP2795243B2 (ja) | 1996-01-16 | 1996-01-16 | マスクパターン設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795243B2 (ja) |
-
1996
- 1996-01-16 JP JP509896A patent/JP2795243B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09199698A (ja) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
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