JPH0783047B2 - ゲート分離構造を形成するプロセス - Google Patents
ゲート分離構造を形成するプロセスInfo
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- JPH0783047B2 JPH0783047B2 JP63251729A JP25172988A JPH0783047B2 JP H0783047 B2 JPH0783047 B2 JP H0783047B2 JP 63251729 A JP63251729 A JP 63251729A JP 25172988 A JP25172988 A JP 25172988A JP H0783047 B2 JPH0783047 B2 JP H0783047B2
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、放射線強化バルクCMOS分離構造と従来のLOCO
Sフィールド酸化物を除去するプロセスとに関係する。
Sフィールド酸化物を除去するプロセスとに関係する。
（従来の技術） 電離放射線にさらされた時、MOS素子が酸化物内の捕獲
正電荷およびSi/SiO2界面での界面状態を累積すること
は、公知である。これらの効果は閾値／フラット・バン
ド電圧シフトとトランスコンダクタンスの減少とを生じ
させ、この結果、素子及び／又は回路の性能を劣化させ
る。これらの効果は、核科学に関するIEEE誌、NS−23、
第６号、1563−1568（1976）のシー・テー・サーによる
「電離放射線により生じる界面状態と酸化物電荷の起
源」や核科学に関するIEEE誌、NS−27、第６号、1651−
1657（1980）のエフ・ビー・マックリーンによる「SiO2
MOS構造の放射線誘起界面状態を理解するための骨
組」に記述されている。例えば、ゲート酸化物（又は他
の絶縁体）に見出される捕獲正電荷と界面状態との累積
により、ＮチャネルMOSFETのｐ型基板はｎ型に反転さ
れ、従ってゲート・バイアスなしでさえも、これらの素
子は大きなサブスレッショルド漏れ電流を有する。又、
非動作状態で明らかな待機電流が現われ、回路機能はこ
のような回路では通常の動作サイクルで故障することが
期待される。
正電荷およびSi/SiO2界面での界面状態を累積すること
は、公知である。これらの効果は閾値／フラット・バン
ド電圧シフトとトランスコンダクタンスの減少とを生じ
させ、この結果、素子及び／又は回路の性能を劣化させ
る。これらの効果は、核科学に関するIEEE誌、NS−23、
第６号、1563−1568（1976）のシー・テー・サーによる
「電離放射線により生じる界面状態と酸化物電荷の起
源」や核科学に関するIEEE誌、NS−27、第６号、1651−
1657（1980）のエフ・ビー・マックリーンによる「SiO2
MOS構造の放射線誘起界面状態を理解するための骨
組」に記述されている。例えば、ゲート酸化物（又は他
の絶縁体）に見出される捕獲正電荷と界面状態との累積
により、ＮチャネルMOSFETのｐ型基板はｎ型に反転さ
れ、従ってゲート・バイアスなしでさえも、これらの素
子は大きなサブスレッショルド漏れ電流を有する。又、
非動作状態で明らかな待機電流が現われ、回路機能はこ
のような回路では通常の動作サイクルで故障することが
期待される。
一般に、厚いゲート酸化物層を有するMOS素子は、大き
な劣化レベルを有する。従来のCMOSプロセスでは、素子
間の電気的分離は、第１図に図示するように、LOCOSフ
ィールド酸化物により達成される。隣接素子のソース／
ドレイン域とその間のフィールド酸化物とは従って寄生
MOSFETを形成し、これはゲート酸化物と等価の厚さを有
する。放射線により生じる閾値電圧シフトは本質的であ
るため、LOCOS領域下に漏れ路が現われる。これらの問
題を解決するため多くの方法が開発された。
な劣化レベルを有する。従来のCMOSプロセスでは、素子
間の電気的分離は、第１図に図示するように、LOCOSフ
ィールド酸化物により達成される。隣接素子のソース／
ドレイン域とその間のフィールド酸化物とは従って寄生
MOSFETを形成し、これはゲート酸化物と等価の厚さを有
する。放射線により生じる閾値電圧シフトは本質的であ
るため、LOCOS領域下に漏れ路が現われる。これらの問
題を解決するため多くの方法が開発された。
第１に、第２図に示すように、ガード・リングが追加さ
れた。しかしながら、この方法は、チップ域の浪費のた
め、高密度パッキングには実用的でない。また、ゲート
域への結合容量が大きすぎ、これは通常動作速度を減少
させる。核科学に関するIEEE誌、NS−28、第６号、4033
−4037（1981）のジェー・イー・シュローダ他による
「進歩した放射線強化バルクCMOS/LSI技術」を参照。
れた。しかしながら、この方法は、チップ域の浪費のた
め、高密度パッキングには実用的でない。また、ゲート
域への結合容量が大きすぎ、これは通常動作速度を減少
させる。核科学に関するIEEE誌、NS−28、第６号、4033
−4037（1981）のジェー・イー・シュローダ他による
「進歩した放射線強化バルクCMOS/LSI技術」を参照。
第２に、第３図に示すように、閉鎖構造が設計された。
ここでは、漏れ路を遮断するため、ドレイン域はゲート
域により取囲まれる。この構造は、依然として、低密度
パッキングとゲート及びドレイン間の大結合容量とを有
する。動作速度は再び低下する。
ここでは、漏れ路を遮断するため、ドレイン域はゲート
域により取囲まれる。この構造は、依然として、低密度
パッキングとゲート及びドレイン間の大結合容量とを有
する。動作速度は再び低下する。
第３に、従来のLOCOSプロセスを他のプロセスに置換え
る。不幸にも、これらの代案は依然として開発中で、市
販応用はされていない（核科学に関するIEEE誌、NS−3
2、第６号、3965−3970（1985）のケー・カサマ他によ
る「MOS LSI素子分離用放射線強化絶縁体」参照）。
る。不幸にも、これらの代案は依然として開発中で、市
販応用はされていない（核科学に関するIEEE誌、NS−3
2、第６号、3965−3970（1985）のケー・カサマ他によ
る「MOS LSI素子分離用放射線強化絶縁体」参照）。
（発明の要約） 本発明は、放射線強化バルクCMOS分離構造と、従来のLO
COSフィールド酸化物を除去するプロセスとに関係す
る。この構造は、コンピュータ支援設計（CAD）を用い
た特殊なレイアウト処理により、自動的に発生される。
このユニークなプロセスは、放射線強化VLSI回路を迅速
に製造し、かつ既存の市販製品を容易に修正して、この
ような製品を再設計する必要なしに放射線強化バージョ
ンを形成することを可能とする。
COSフィールド酸化物を除去するプロセスとに関係す
る。この構造は、コンピュータ支援設計（CAD）を用い
た特殊なレイアウト処理により、自動的に発生される。
このユニークなプロセスは、放射線強化VLSI回路を迅速
に製造し、かつ既存の市販製品を容易に修正して、この
ような製品を再設計する必要なしに放射線強化バージョ
ンを形成することを可能とする。
（実施例） 本発明のゲート分離構造は、放射線強化用プロセスに組
込まれるため、プロセスは２重ポリシリコンCMOSプロセ
スとなる。第１のポリシリコン層は分離ゲートであり、
第２のポリシリコン層は能動素子ゲートである。
込まれるため、プロセスは２重ポリシリコンCMOSプロセ
スとなる。第１のポリシリコン層は分離ゲートであり、
第２のポリシリコン層は能動素子ゲートである。
第４−１−（ａ）図は、本発明のポリシリコンゲート分
離構造の垂直断面を示す。ポリシリコン・ゲート分離構
造（以下、GISと称する）はCMOS集積回路図で能動ｎ−M
OSFETに関して局所的な電気分離を与える役割を果た
す。第４−１−（ｂ）図は、２個のＮチャネルN1,N2に
対するゲート分離構造を示すCMOSの一部の上面図を図示
する。このゲート分離構造（GIS）はＮチャネルMOSFET
と等価であり、回路の動作時に電源電圧VSS＝0Vにバイ
アスされる。分離ゲートは０バイアスに保持されて、照
射後の等価GIS MOSFETの閾値電圧シフトを低下させ、
能動素子間の電気的分離を達成する。
離構造の垂直断面を示す。ポリシリコン・ゲート分離構
造（以下、GISと称する）はCMOS集積回路図で能動ｎ−M
OSFETに関して局所的な電気分離を与える役割を果た
す。第４−１−（ｂ）図は、２個のＮチャネルN1,N2に
対するゲート分離構造を示すCMOSの一部の上面図を図示
する。このゲート分離構造（GIS）はＮチャネルMOSFET
と等価であり、回路の動作時に電源電圧VSS＝0Vにバイ
アスされる。分離ゲートは０バイアスに保持されて、照
射後の等価GIS MOSFETの閾値電圧シフトを低下させ、
能動素子間の電気的分離を達成する。
本発明のプロセスを開始するため、第４−２図に示すよ
うに、標準的には（100）方向の65オーム・cm以下の抵
抗率のｐ型シリコン基板である処理ウエハ１が用いられ
る。裸のｐ基板上に等方エピタキシャル層が成長させら
れる。エピタキシャル層の厚さは、Ｐ＋からＮ−ウエル
とＮ＋からＰ−基板ルールに依存する。
うに、標準的には（100）方向の65オーム・cm以下の抵
抗率のｐ型シリコン基板である処理ウエハ１が用いられ
る。裸のｐ基板上に等方エピタキシャル層が成長させら
れる。エピタキシャル層の厚さは、Ｐ＋からＮ−ウエル
とＮ＋からＰ−基板ルールに依存する。
第４−３図は、Ｎウエルと２フィールド酸化物３との形
成を図示する。ゲート分離構造プロセスでは、Ｎウエル
２はＰチャネル能動素子の基板として選択される。これ
は、高温ドライブインに続くP31イオン打込みによる従
来方法で形成される。打込エネルギ、打込ドーズ量およ
びドライブイン温度は適当に調節されて、1200から1500
オーム／平方のシート抵抗を有するＮウエル用の3.5か
ら4.5μｍ深度を得て、２μｍ設計ルールに従う。Ｐチ
ャネル又はＮチャネル素子に対してＰチャネル誌を分離
する役割を果たすフィールド酸化物３は、シリコンの局
所酸化（LOCOS）処理により7000から8000オングストロ
ームに成長される。温度は約980℃以上である。
成を図示する。ゲート分離構造プロセスでは、Ｎウエル
２はＰチャネル能動素子の基板として選択される。これ
は、高温ドライブインに続くP31イオン打込みによる従
来方法で形成される。打込エネルギ、打込ドーズ量およ
びドライブイン温度は適当に調節されて、1200から1500
オーム／平方のシート抵抗を有するＮウエル用の3.5か
ら4.5μｍ深度を得て、２μｍ設計ルールに従う。Ｐチ
ャネル又はＮチャネル素子に対してＰチャネル誌を分離
する役割を果たすフィールド酸化物３は、シリコンの局
所酸化（LOCOS）処理により7000から8000オングストロ
ームに成長される。温度は約980℃以上である。
第４−４図は、ゲート分離構造の形成を図示する。GIS
を定める前に、符号４で示す分離域に一定量のB11が打
込まれ、GISの閾値電圧が調節される。ドーパント濃度
は照射により生じる閾値電圧シフトと素子特性とに依存
するが、ドーパント濃度が高すぎる場合には接合部破断
が分離域/N+接合部で生じることを理解されたい。通常
濃度は１×1013cm-2より高くない。複合熱酸化物／窒化
物／窒酸化物（ONO）構造がGISゲート絶縁体５として選
択される。これらの層は、第４−４（ａ）図と第４−４
（ｂ）図とに詳細に示されている。これらの層の適当な
厚さは、複合フィルム放射線免疫度、GISポリシリコン
のエッチング処方、ゲート絶縁体の一体度に依存する。
110オングストロームの底部熱酸化物、110オングストロ
ームの化学蒸着（CVD）中間シリコン窒化物、30から40
オングストロームの熱窒酸化物層の絶縁体構成が標準で
ある。
を定める前に、符号４で示す分離域に一定量のB11が打
込まれ、GISの閾値電圧が調節される。ドーパント濃度
は照射により生じる閾値電圧シフトと素子特性とに依存
するが、ドーパント濃度が高すぎる場合には接合部破断
が分離域/N+接合部で生じることを理解されたい。通常
濃度は１×1013cm-2より高くない。複合熱酸化物／窒化
物／窒酸化物（ONO）構造がGISゲート絶縁体５として選
択される。これらの層は、第４−４（ａ）図と第４−４
（ｂ）図とに詳細に示されている。これらの層の適当な
厚さは、複合フィルム放射線免疫度、GISポリシリコン
のエッチング処方、ゲート絶縁体の一体度に依存する。
110オングストロームの底部熱酸化物、110オングストロ
ームの化学蒸着（CVD）中間シリコン窒化物、30から40
オングストロームの熱窒酸化物層の絶縁体構成が標準で
ある。
本発明の顕著な結果を得るためには、ONO構造をGISゲー
ト絶縁体として選択することが必要である。その理由
は、放射線強度に関しては窒化物の方が熱酸化物より良
好な材料だからである。窒酸化物（oxynitride）はGIS
ポリシリコン６のエッチング止めとしての役割を果た
し、ポリシリコン６の厚さは3000から4000オングストロ
ームである。この層はCVDによりONO上に蒸着され、POCl
3でドープされて10乃至20オーム／平方のシート抵抗を
得る。GISパターンはSF6/Arプラズマ・ドライ・エッチ
ングを用いて定められる。終点が窒酸化物層で丁度停止
できて、中間窒化物の小量までも消費できるよう、エッ
チング処方はポリシリコンから２酸化シリコンまで高度
に選択的でなければならない。これは第４−４−（ａ）
図に図示されている。
ト絶縁体として選択することが必要である。その理由
は、放射線強度に関しては窒化物の方が熱酸化物より良
好な材料だからである。窒酸化物（oxynitride）はGIS
ポリシリコン６のエッチング止めとしての役割を果た
し、ポリシリコン６の厚さは3000から4000オングストロ
ームである。この層はCVDによりONO上に蒸着され、POCl
3でドープされて10乃至20オーム／平方のシート抵抗を
得る。GISパターンはSF6/Arプラズマ・ドライ・エッチ
ングを用いて定められる。終点が窒酸化物層で丁度停止
できて、中間窒化物の小量までも消費できるよう、エッ
チング処方はポリシリコンから２酸化シリコンまで高度
に選択的でなければならない。これは第４−４−（ａ）
図に図示されている。
窒化物は酸化が困難なため、GISポリ酸化物７が成長す
る時薄い酸化物領域の酸化マスクとしての役割を果た
す。第４−４−（ｂ）図と第４−５図に示すこの層７
は、GISと能動素子ゲートとを電気的に分離する。寄生
容量を最小にするため、GISポリ酸化物の厚さは2000オ
ングストローム以下であってはならない。反対に、熱酸
化物層をGISゲート絶縁体に用いてもよいが、酸化マス
クがないため、薄い酸化物領域の上面の厚い残留酸化物
をエッチする時GISポリ酸化物の厚さと一体性とを制御
するのが容易でないので、望ましくない。このため、窒
化物の作用が最も望ましい。
る時薄い酸化物領域の酸化マスクとしての役割を果た
す。第４−４−（ｂ）図と第４−５図に示すこの層７
は、GISと能動素子ゲートとを電気的に分離する。寄生
容量を最小にするため、GISポリ酸化物の厚さは2000オ
ングストローム以下であってはならない。反対に、熱酸
化物層をGISゲート絶縁体に用いてもよいが、酸化マス
クがないため、薄い酸化物領域の上面の厚い残留酸化物
をエッチする時GISポリ酸化物の厚さと一体性とを制御
するのが容易でないので、望ましくない。このため、窒
化物の作用が最も望ましい。
第４−６図は、Ｎチャネル及びＰチャネルのMOSFETの形
成を示す。適当な化学溶液により残留ONO層を除去した
後、Ｎチャネル及びＰチャネルMOSFETの閾値電圧はイオ
ン打込により調節される。以後、厚さ250から300オング
ストロームの能動ゲート酸化物８が生成される。放射線
強化ゲート酸化物を用意する標準の方法は、850℃で湿
った酸素を用いるか又は920℃−1000℃でHCl添加又はな
しの乾燥酸素を用いるかである。放射線免疫度を強化す
るため、以後のプロセスは、全てゲート酸化物を形成し
た温度よた低い温度で実行される。これは第４−６図に
示すゲート・ポリシリコン9,9′,10を含む。これらの層
の厚さは4000〜5000オングストロームである。これはCV
Dによりゲート酸化物上に蒸着され、850〜900℃のPOCl3
ドーパントを用いて燐をドープさせる。再び、SF6/Arプ
ラズマ・エッチングと、ゲート分離構造を形成する際に
用いたものと同様のエッチング処方とを用いて、ポリシ
リコン・ゲートを定め、信頼できるゲート長を得る。
成を示す。適当な化学溶液により残留ONO層を除去した
後、Ｎチャネル及びＰチャネルMOSFETの閾値電圧はイオ
ン打込により調節される。以後、厚さ250から300オング
ストロームの能動ゲート酸化物８が生成される。放射線
強化ゲート酸化物を用意する標準の方法は、850℃で湿
った酸素を用いるか又は920℃−1000℃でHCl添加又はな
しの乾燥酸素を用いるかである。放射線免疫度を強化す
るため、以後のプロセスは、全てゲート酸化物を形成し
た温度よた低い温度で実行される。これは第４−６図に
示すゲート・ポリシリコン9,9′,10を含む。これらの層
の厚さは4000〜5000オングストロームである。これはCV
Dによりゲート酸化物上に蒸着され、850〜900℃のPOCl3
ドーパントを用いて燐をドープさせる。再び、SF6/Arプ
ラズマ・エッチングと、ゲート分離構造を形成する際に
用いたものと同様のエッチング処方とを用いて、ポリシ
リコン・ゲートを定め、信頼できるゲート長を得る。
Ｎチャネル11,11′とＰチャネル12とのソース／ドレイ
ン接合部は各各、Ｐ基板とＮウエル領域への自己整合イ
オン打込みにより形成される。標準的には、ドーパント
は、ＮチャネルについてはB11であり、Ｐチャネルにつ
いてはP31であり、ドーパント濃度は約1015オーダーで
ある。これら２種の接合部ドーパントは、以後のフロー
段階で同時にドライブインされる。
ン接合部は各各、Ｐ基板とＮウエル領域への自己整合イ
オン打込みにより形成される。標準的には、ドーパント
は、ＮチャネルについてはB11であり、Ｐチャネルにつ
いてはP31であり、ドーパント濃度は約1015オーダーで
ある。これら２種の接合部ドーパントは、以後のフロー
段階で同時にドライブインされる。
ＰチャネルとＮチャネルとの間及びＮチャネル素子とＮ
チャネル素子との間の電気的分離は、上述の段階により
構成されるゲート分離構造により有効に達成される。本
発明の素子の有効性を図示するため、各種ドーズ量レベ
ルを用いてコバルト60による照射前後の性能を２μm2k
×８ビットCMOS SRAMで検査した。チップ番号１、２、
３は各々、100、200、350RADを被爆している。得られた
データは以下の表に示されている。
チャネル素子との間の電気的分離は、上述の段階により
構成されるゲート分離構造により有効に達成される。本
発明の素子の有効性を図示するため、各種ドーズ量レベ
ルを用いてコバルト60による照射前後の性能を２μm2k
×８ビットCMOS SRAMで検査した。チップ番号１、２、
３は各々、100、200、350RADを被爆している。得られた
データは以下の表に示されている。
350Kラド（RAD）の被爆後でさえ、本発明の素子はデー
タ・シート限界内にとどまっている。標準アクセス時間
は約100ナノ秒で、最大待機電流（Icc Sta）と最大動
作電流（Icc OP）とは各々、約50マイクロアンペアと2
0ミリアンペアとである。
タ・シート限界内にとどまっている。標準アクセス時間
は約100ナノ秒で、最大待機電流（Icc Sta）と最大動
作電流（Icc OP）とは各々、約50マイクロアンペアと2
0ミリアンペアとである。
コメント・ファイルによりコンピュータ端末で直接GIS
構造を構成するためのコンピュータ支援設計（CAD）の
使用は、第５−１図から第５−８図を参照して簡潔に記
述されている。
構造を構成するためのコンピュータ支援設計（CAD）の
使用は、第５−１図から第５−８図を参照して簡潔に記
述されている。
第５−１図に示すように、第１段階は、設計ルールによ
りＮチャネルとＰチャネルとを含む薄い酸化物領域のパ
ターンを探索及び／又は発生することである。薄い酸化
物領域は、A1により表わされる。以後、第５−２図に示
すように、Ｎチャネルの薄い酸化物領域の探索と発生と
はCADにより行なわれ、A2と定められる。探索方法はＰ
フィールド打込み領域と薄い酸化物領域A1との公接部を
取り、従ってＰチャネルの薄い酸化物領域はA1からA2を
引いたものに等しい。
りＮチャネルとＰチャネルとを含む薄い酸化物領域のパ
ターンを探索及び／又は発生することである。薄い酸化
物領域は、A1により表わされる。以後、第５−２図に示
すように、Ｎチャネルの薄い酸化物領域の探索と発生と
はCADにより行なわれ、A2と定められる。探索方法はＰ
フィールド打込み領域と薄い酸化物領域A1との公接部を
取り、従ってＰチャネルの薄い酸化物領域はA1からA2を
引いたものに等しい。
第５−３−（Ｉ）図は、第２段階におけるＮチャネルの
薄い酸化物域の修正を示す。最初設計ルール・チェック
（DRC）を実行する。薄い酸化物領域間の間隔がa1μｍ
に等しいか又は小さい場合、薄い酸化物領域は直接マー
ジされて、新たな薄い酸化物領域A3を定める。マージさ
れた酸化物領域は、第５−３−（II）に示すように、a2
μｍだけ外方へ延び、A4として定められる。第５−４図
に図示するように、Ｐチャネルの薄い酸化物領域と修正
されたＮタネルの薄い酸化物領域とは統一され、A5とし
て定められる。従って、A5は光リソグラフィ・プロセス
の実際の薄い酸化層を表わす。
薄い酸化物域の修正を示す。最初設計ルール・チェック
（DRC）を実行する。薄い酸化物領域間の間隔がa1μｍ
に等しいか又は小さい場合、薄い酸化物領域は直接マー
ジされて、新たな薄い酸化物領域A3を定める。マージさ
れた酸化物領域は、第５−３−（II）に示すように、a2
μｍだけ外方へ延び、A4として定められる。第５−４図
に図示するように、Ｐチャネルの薄い酸化物領域と修正
されたＮタネルの薄い酸化物領域とは統一され、A5とし
て定められる。従って、A5は光リソグラフィ・プロセス
の実際の薄い酸化層を表わす。
第５−５図は、第２段階におけるＮチャネル素子のGIS
領域Ｂの発生を示す。この領域は、a3μｍだけ外方へA4
を拡大し、次いで拡張A4からA2領域を引くことにより形
成される。（これは、A2が含まれるか又はA4を拡張する
ためである。） 第３段階において、第５−６図に示すように、GIS用の
分離打込領域Ｃが発生される。分離打込領域Ｃは、GIS
領域Ｂをa4μｍだけ外方へ拡大することによって直接形
成される。
領域Ｂの発生を示す。この領域は、a3μｍだけ外方へA4
を拡大し、次いで拡張A4からA2領域を引くことにより形
成される。（これは、A2が含まれるか又はA4を拡張する
ためである。） 第３段階において、第５−６図に示すように、GIS用の
分離打込領域Ｃが発生される。分離打込領域Ｃは、GIS
領域Ｂをa4μｍだけ外方へ拡大することによって直接形
成される。
第５−７図は、第４段階におけるD1を定めるため標準ル
ールにより発生された接触領域のパターンを示す。第５
−８図は、第４段階におけGISをVSSへ電気的に接続する
接触領域の修正を示す。これはVSS金属線とGISとの重ね
合せ領域をまず取り、次いでこれを内方へa5μｍだけ縮
小することによりなされる。このようにして、GISは、
新たに発生した接点を介して電気的に接地される。以
後、新たに発生した接触領域を通常設計の接点領域と組
合せて、D2として定める。
ールにより発生された接触領域のパターンを示す。第５
−８図は、第４段階におけGISをVSSへ電気的に接続する
接触領域の修正を示す。これはVSS金属線とGISとの重ね
合せ領域をまず取り、次いでこれを内方へa5μｍだけ縮
小することによりなされる。このようにして、GISは、
新たに発生した接点を介して電気的に接地される。以
後、新たに発生した接触領域を通常設計の接点領域と組
合せて、D2として定める。
第５段階として、設計ルール・チェック（DRC）と電気
ルール・チェック（ERC）とが実行される。設計ルール
・チェックを実行する目的は、金属線定義後の金属リボ
ン形成時に生じるGISと能動素子ゲート・パターンとの
間の線間重なりを除去することである。電気ルール・チ
ェックを実行する目的は、設計ルールに従わない電気的
に浮いたGISおよび接触領域を除去することである。変
則GIS及び接触領域構造は、手動により又は適当なソフ
トウエアでプログラムされたコンピューター支援設計
（CAD）により設計され得る。
ルール・チェック（ERC）とが実行される。設計ルール
・チェックを実行する目的は、金属線定義後の金属リボ
ン形成時に生じるGISと能動素子ゲート・パターンとの
間の線間重なりを除去することである。電気ルール・チ
ェックを実行する目的は、設計ルールに従わない電気的
に浮いたGISおよび接触領域を除去することである。変
則GIS及び接触領域構造は、手動により又は適当なソフ
トウエアでプログラムされたコンピューター支援設計
（CAD）により設計され得る。
a1、a2、a3、a4、a5の値はプロセス能力に依存し、当業
者には容易に決定可能である。２μｍプロセス設計ルー
ルを基に、代表値は以下の通り パラメータ 寸法μｍ a1 ５ a2 ２ a3 １ a4 0.5 a5 0.5 本発明のGISは、Ｐ基板のＮチャネル間のみならずＮウ
エルのＰチャネルにも電気絶縁部品として適応可能であ
る。従って、従来のLOCOSフィールド酸化物は、GISによ
り完全に置換えられる。
者には容易に決定可能である。２μｍプロセス設計ルー
ルを基に、代表値は以下の通り パラメータ 寸法μｍ a1 ５ a2 ２ a3 １ a4 0.5 a5 0.5 本発明のGISは、Ｐ基板のＮチャネル間のみならずＮウ
エルのＰチャネルにも電気絶縁部品として適応可能であ
る。従って、従来のLOCOSフィールド酸化物は、GISによ
り完全に置換えられる。
第１図は、素子間の電気的分離がLOCOSフィールド酸化
物により達成される従来の相補型金属酸化物半導体を図
示する。 第２図は、Ｎチャネル・トランジスタを取囲むガード・
リングを有する既知のCMOS構造を図示する。 第３図は、ドレイン域がゲート域により取囲まれている
従来技術の閉鎖構造を用いたインバータ及び２入力NAND
ゲートを図示する。 第４−１−（ａ）図は、CMOSの能動ＮチャネルMOSFET間
の電気的分離として局所的に採用したポリシリコン・ゲ
ート分離構造（GIS）を示す本発明を用いた集積回路の
一部の垂直断面を図示する。 第４−１−（ｂ）図は、特にＮチャネルに対するGISを
図示した前の図面に示した集積回路の上面図を表わす。 第４−２図から第４−６図は、プロセスの各段階での本
発明の素子の形成を図示する。完成した素子は第４−６
図に示す。 第５−１図から第５−８図は、GISを開発する際に用い
る配置処理を示す。 第５−１図は、ＮチャネルとＰチャネルとを含む薄い酸
化物領域用に発生されたパターンを示す。 第５−２図は、Ｎチャネルの薄い酸化物領域用に発生さ
れたパターンを示す。 第５−３（Ｉ）図および第５−３（II）図は、第２段階
で形成されたＮチャネルの薄い酸化物領域の修正を示
す。 第５−４図は、Ｐチャネルの薄い酸化物領域と修正した
Ｎチャネルの薄い酸化物領域との組合せを図示する。パ
ターンA5は、光リソグラフィーに用いられる実際の薄い
酸化物層である。 第５−５図は、Ｎチャネル素子のゲート分離構造の発生
を示す。 第５−６図は、ゲート分離構造の分離打込み領域の発生
を図示する。 第５−７図は、接触領域のパターン化を示す。 第５−８図は、ゲート分離構造をVSSへ電気的に接続す
る接触領域の修正を示す。 １……ウエハ、２……Ｎウエル、３……フィールド酸化
物、４……分離域、 ５……GISゲート絶縁体、６……GISポリシリコン、７…
…GISポリ酸化物、 ８……能動ゲート酸化物、9,9′,10……ゲート・ポリシ
リコン、 11,11′……Ｎチャネル、12……Ｐチャネル
物により達成される従来の相補型金属酸化物半導体を図
示する。 第２図は、Ｎチャネル・トランジスタを取囲むガード・
リングを有する既知のCMOS構造を図示する。 第３図は、ドレイン域がゲート域により取囲まれている
従来技術の閉鎖構造を用いたインバータ及び２入力NAND
ゲートを図示する。 第４−１−（ａ）図は、CMOSの能動ＮチャネルMOSFET間
の電気的分離として局所的に採用したポリシリコン・ゲ
ート分離構造（GIS）を示す本発明を用いた集積回路の
一部の垂直断面を図示する。 第４−１−（ｂ）図は、特にＮチャネルに対するGISを
図示した前の図面に示した集積回路の上面図を表わす。 第４−２図から第４−６図は、プロセスの各段階での本
発明の素子の形成を図示する。完成した素子は第４−６
図に示す。 第５−１図から第５−８図は、GISを開発する際に用い
る配置処理を示す。 第５−１図は、ＮチャネルとＰチャネルとを含む薄い酸
化物領域用に発生されたパターンを示す。 第５−２図は、Ｎチャネルの薄い酸化物領域用に発生さ
れたパターンを示す。 第５−３（Ｉ）図および第５−３（II）図は、第２段階
で形成されたＮチャネルの薄い酸化物領域の修正を示
す。 第５−４図は、Ｐチャネルの薄い酸化物領域と修正した
Ｎチャネルの薄い酸化物領域との組合せを図示する。パ
ターンA5は、光リソグラフィーに用いられる実際の薄い
酸化物層である。 第５−５図は、Ｎチャネル素子のゲート分離構造の発生
を示す。 第５−６図は、ゲート分離構造の分離打込み領域の発生
を図示する。 第５−７図は、接触領域のパターン化を示す。 第５−８図は、ゲート分離構造をVSSへ電気的に接続す
る接触領域の修正を示す。 １……ウエハ、２……Ｎウエル、３……フィールド酸化
物、４……分離域、 ５……GISゲート絶縁体、６……GISポリシリコン、７…
…GISポリ酸化物、 ８……能動ゲート酸化物、9,9′,10……ゲート・ポリシ
リコン、 11,11′……Ｎチャネル、12……Ｐチャネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シングーハイ チェン 台湾 シン チュ，タング ナン ストリ ート，アレイ １，ナンバー ３，２エフ (56)参考文献 特開 昭58−90758（ＪＰ，Ａ) 特開 昭56−2652（ＪＰ，Ａ)
Claims (10)
- 【請求項１】分離ゲート領域を有する放射線強化集積回
路にゲート分離構造を形成する、ゲート分離構造を形成
する方法において、 シリコン基板の前記分離ゲート領域の特定領域内に正イ
オンを打込む段階と、 前記基板の上に薄い熱酸化物層を形成する段階と、 前記熱酸化物層上に薄いシリコン窒化物層を蒸着する段
階と、 前記シリコン窒化物層を熱酸化して、前記シリコン窒化
物層上に窒酸化物層を形成する段階と、 前記窒酸化物層上にポリシリコン層を蒸着する段階と、 前記ポリシリコン層の光リソグラフィとプラズマ・ドラ
イ・エッチングとにより前記分離ゲート領域に分離ゲー
トを定める段階と、 前記分離ゲートを熱酸化して、前記ポリシリコン層上に
ゲート分離構造ポリ酸化物を成長する段階とを含み、 前記打込む段階において、前記分離ゲートの閾値電圧が
決定される、 ゲート分離構造を形成する方法。 - 【請求項２】前記熱酸化物層、前記シリコン窒化物層お
よび前記窒酸化物層が耐放射線ゲート絶縁体として用い
られる特許請求の範囲第１項記載の方法。 - 【請求項３】前記窒酸化物層が前記ポリシリコン層のエ
ッチング止めとして用いられる特許請求の範囲第１項記
載の方法。 - 【請求項４】前記ゲート分離構造ポリ酸化物が前記ポリ
シリコン層上に成長されるときに、前記シリコン窒化物
層が前記分離ゲート領域の外側の前記基板上の酸化マス
クとして用いられる特許請求の範囲第１項記載の方法。 - 【請求項５】寄生容量を最小限にするために、前記ポリ
酸化物が少なくとも２×10-7mの厚さを有する特許請求
の範囲第４項記載の方法。 - 【請求項６】２μｍ以下のプロセス・ルールに合致する
放射線強化バルクCMOSが形成される特許請求の範囲第１
項記載の方法。 - 【請求項７】ラッチアップを防ぐように、前記正イオン
を打込む段階の前に、前記基板上に等方エピタキシャル
層を成長させる特許請求の範囲第１項記載の方法。 - 【請求項８】10乃至20オーム／平方のシート抵抗を得る
ために、前記ポリシリコンがPOCl3でドープされる特許
請求の範囲第１項記載の方法。 - 【請求項９】非放射線強化CMOS回路または非放射線強化
CMOS製品を放射線強化バージョンに自動的に修正する方
法において、 （ａ）非放射線強化回路レイアウトのＮチャネル酸化物
領域を捜す第１段階と、 （ｂ）単なる拡張指示、縮小指示および減算指示のうち
の少なくとも一つである一連のコマンドにより、最終寸
法が工程能力に基づくゲート分離構造領域に前記Ｎチャ
ネル酸化物領域を修正する第２段階と、 （ｃ）ゲート分離構造閾値電圧に調整される分離打込領
域が強制レイアウト・ルールに従って前記ゲート分離構
造領域から直接発生される、単なる拡張および減算段階
である第３段階と、 （ｄ）前記ゲート分離構造領域と前記回路レイアウトの
電源電位金属領域との重ね合せ領域をとり、該重ね合せ
領域の縮小領域を強制レイアウト・ルールに従って接触
領域にとることによって、前記ゲート分離構造領域を接
地電位に接続する前記接触領域を発生する第４段階と、 （ｅ）設計ルールに従わないフローティイングゲート分
離構造および接触領域を除去するための、前記ゲート分
離構造領域が電源電位に維持されて回路動作中にオンし
ないことを保証する電気ルール・チェックおよび設計ル
ール・チェックを行う第５段階とを含む方法。 - 【請求項１０】前記ゲート分離構造がダイナミックRAM
構造とコンパチブルである特許請求の範囲第９項記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US144272 | 1988-01-15 | ||
| US07/144,272 US4849366A (en) | 1988-01-15 | 1988-01-15 | Method of making a gated isolated structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181459A JPH01181459A (ja) | 1989-07-19 |
| JPH0783047B2 true JPH0783047B2 (ja) | 1995-09-06 |
Family
ID=22507850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251729A Expired - Lifetime JPH0783047B2 (ja) | 1988-01-15 | 1988-10-05 | ゲート分離構造を形成するプロセス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849366A (ja) |
| EP (1) | EP0324225A3 (ja) |
| JP (1) | JPH0783047B2 (ja) |
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|---|---|---|---|---|
| JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
| JPH0817203B2 (ja) * | 1989-08-18 | 1996-02-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0465167A (ja) * | 1990-07-05 | 1992-03-02 | Mitsubishi Electric Corp | 半導体装置 |
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| EP1094520A1 (en) | 1999-10-22 | 2001-04-25 | STMicroelectronics, Inc. | Radiation hardened semiconductor memory |
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| US7804143B2 (en) * | 2008-08-13 | 2010-09-28 | Intersil Americas, Inc. | Radiation hardened device |
| CN112687716B (zh) * | 2020-12-28 | 2022-06-24 | 中国电子科技集团公司第四十四研究所 | 提高抗电离效应辐照能力的ccd放大器结构 |
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| JPS5522878A (en) * | 1978-08-30 | 1980-02-18 | Tdk Corp | Insulation gate type field effect semiconductor device |
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
| US4591890A (en) * | 1982-12-20 | 1986-05-27 | Motorola Inc. | Radiation hard MOS devices and methods for the manufacture thereof |
| JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
-
1988
- 1988-01-15 US US07/144,272 patent/US4849366A/en not_active Expired - Fee Related
- 1988-10-04 EP EP88309242A patent/EP0324225A3/en not_active Ceased
- 1988-10-05 JP JP63251729A patent/JPH0783047B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4849366A (en) | 1989-07-18 |
| JPH01181459A (ja) | 1989-07-19 |
| EP0324225A3 (en) | 1990-03-21 |
| EP0324225A2 (en) | 1989-07-19 |
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