JP2008004703A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】静電保護素子においてはコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備え、MOSトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止する。
【解決手段】静電保護素子はN型ドレイン領域15の下にコンタクトホール15aの形成位置に重畳してN型ウェル領域19を備え、MOSトランジスタはN型ドレイン領域7の下にコンタクトホール7aの形成位置に重畳してN型低濃度不純物領域17を備えている。N型ウェル領域19はN型ドレイン領域15に比べて不純物濃度が低く接合深さが深く、N型低濃度不純物領域17はN型ドレイン領域7に比べて不純物濃度が低く接合深さが深く、かつN型ウェル領域19に比べて不純物濃度が高く接合深さが浅い。N型低濃度不純物領域17の端部、ホール7a間の距離W1は、N型ウェル領域19の端部、ホール15a間の距離W2よりも小さい。
【選択図】図1
【解決手段】静電保護素子はN型ドレイン領域15の下にコンタクトホール15aの形成位置に重畳してN型ウェル領域19を備え、MOSトランジスタはN型ドレイン領域7の下にコンタクトホール7aの形成位置に重畳してN型低濃度不純物領域17を備えている。N型ウェル領域19はN型ドレイン領域15に比べて不純物濃度が低く接合深さが深く、N型低濃度不純物領域17はN型ドレイン領域7に比べて不純物濃度が低く接合深さが深く、かつN型ウェル領域19に比べて不純物濃度が高く接合深さが浅い。N型低濃度不純物領域17の端部、ホール7a間の距離W1は、N型ウェル領域19の端部、ホール15a間の距離W2よりも小さい。
【選択図】図1
Description
本発明は半導体装置及びその製造方法に関し、特に、MOSトランジスタと静電保護素子と外部接続端子を備えており、そのMOSトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース又はドレインを構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に形成された保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域と保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置及びその製造方法に関するものである。
半導体素子の微細化が進み、不純物拡散層の接合が浅くなってきている。これにともない、入出力又は電源などの外部接続用端子に接続される静電保護素子領域の不純物拡散上のコンタクト直下において、外部接続用端子に入力された静電気が基板に突き抜けてリークする、いわゆるコンタクト突抜けという問題が生じる。
この問題に対して従来技術では、特許文献1や特許文献2に記載されているように、外部接続用端子に接続された不純物拡散上のコンタクトにおいて、そのコンタクト直下に不純物濃度が低く接合が深い不純物拡散層、例えばウェルを形成して対策している。このコンタクト突抜け対策は、通常静電保護素子のみに施されるだけでなく、内部回路素子でも外部接続用端子に接続されている素子については同様の対策を必要とする場合が多い。
ところが、外部接続用端子に接続されている内部回路素子が大面積を有するMOSトランジスタである場合には次のような不具合が生じる。
ところが、外部接続用端子に接続されている内部回路素子が大面積を有するMOSトランジスタである場合には次のような不具合が生じる。
その不具合について図6を参照して説明する。
図6は、従来の半導体装置のMOSトランジスタ形成領域と静電保護素子形成領域を示す断面図であり、(A)はコンタクト突抜け対策をしていないもの、(B)はコンタクト突抜け対策をしたものを示す。ここでは静電保護素子としてMOS型パンチトランジスタを用いたものを説明する。図6では紙面垂直方向に延びるゲート電極を2本だけ図示しているが、大面積を有するドライバトランジスタとして用いられる場合には例えば数十本のゲート電極が設けられる。
図6は、従来の半導体装置のMOSトランジスタ形成領域と静電保護素子形成領域を示す断面図であり、(A)はコンタクト突抜け対策をしていないもの、(B)はコンタクト突抜け対策をしたものを示す。ここでは静電保護素子としてMOS型パンチトランジスタを用いたものを説明する。図6では紙面垂直方向に延びるゲート電極を2本だけ図示しているが、大面積を有するドライバトランジスタとして用いられる場合には例えば数十本のゲート電極が設けられる。
(A)に示すように、P型半導体基板(Psub)1上に、MOSトランジスタ形成領域及び静電保護素子の形成領域を画定するための素子分離絶縁膜3が形成されている。MOSトランジスタ形成領域の半導体基板1表面に、N型の2つのN型ソース領域5,5が互いに間隔をもって形成されている。N型ソース領域5,5間の半導体基板1表面にN型ソース領域5,5とは間隔をもってN型のN型ドレイン領域7が形成されている。N型ソース領域5、N型ドレイン領域7間の半導体基板1上にゲート絶縁膜9を介してゲート電極11が形成されている。
静電保護素子形成領域の半導体基板1表面にN型のソース領域13とN型のドレイン領域15が互いに間隔をもって形成されている。ソース領域13、ドレイン領域15間の半導体基板1上にゲート絶縁膜9を介してゲート電極12が形成されている。
静電保護素子形成領域の半導体基板1表面にN型のソース領域13とN型のドレイン領域15が互いに間隔をもって形成されている。ソース領域13、ドレイン領域15間の半導体基板1上にゲート絶縁膜9を介してゲート電極12が形成されている。
素子分離絶縁膜3及びゲート電極11,12の形成領域を含んで半導体基板1上全面に層間絶縁膜21が形成されている。層間絶縁膜21に、N型ソース領域5、N型ドレイン領域7、ソース領域13及びドレイン領域15に対応してコンタクトホール5a,7a,13a,15aが形成されている。図示しない領域でゲート電極11,12上にコンタクトホールが形成されている。コンタクトホール5a,7a,13a,15aの内部及び層間絶縁膜21上に金属配線5b,7b,13b,15bが形成されている。ここでは、金属配線7b,15bが外部接続端子に接続される。
(A)に示したMOSトランジスタ及び静電保護素子にコンタクト突抜け対策を施した場合、(B)に示すように、MOSトランジスタ形成領域においてN型ドレイン領域7下にコンタクトホール7a直下を含んでN型ウェル領域31が形成され、静電保護素子形成領域においてドレイン領域15下にコンタクトホール15a直下を含んでN型ウェル領域19が形成される。
特開平7−147382号公報
特開平1−125862号公報
(A)に示すように、MOSトランジスタではICチップ面積が極力大きくならないように、製造プロセスの最小のルールでゲート長Lやゲート−コンタクト間距離Cが形成される。
しかしながら、MOSトランジスタ形成領域においてゲート−コンタクト間距離Cを保ったまま、外部接続用端子に接続されるN型ドレイン領域7下にコンタクト突抜け対策としてN型ウェルを形成した場合、N型ウェル活性化処理時の熱処理によってN型ウェルは横方向にも大きく拡散するので、ドレイン−ソース間の耐圧が低下したり、リーク電流が増加したりするなどの問題があった。
しかしながら、MOSトランジスタ形成領域においてゲート−コンタクト間距離Cを保ったまま、外部接続用端子に接続されるN型ドレイン領域7下にコンタクト突抜け対策としてN型ウェルを形成した場合、N型ウェル活性化処理時の熱処理によってN型ウェルは横方向にも大きく拡散するので、ドレイン−ソース間の耐圧が低下したり、リーク電流が増加したりするなどの問題があった。
そのため、(B)に示すように、コンタクト突抜け対策としてN型ウェル領域31を形成する場合には、トランジスタの耐圧低下やリーク増大の影響が出ないように、ゲート−コンタクト間距離C’を大きくする必要がある。
しかし、ゲート−コンタクト間距離を大きくするとMOSトランジスタの面積増大を招き、ひいてはICチップ面積が大きくなるという問題があった。特に、MOSトランジスタのソース領域とドレイン領域の両方が外部接続用端子に接続されるような場合にはソース領域のコンタクト直下にもN型ウェルを形成する必要があるので、さらにチップ面積増大を招いてしまう。
しかし、ゲート−コンタクト間距離を大きくするとMOSトランジスタの面積増大を招き、ひいてはICチップ面積が大きくなるという問題があった。特に、MOSトランジスタのソース領域とドレイン領域の両方が外部接続用端子に接続されるような場合にはソース領域のコンタクト直下にもN型ウェルを形成する必要があるので、さらにチップ面積増大を招いてしまう。
本発明は、上記課題を解決するために、静電保護素子においては従来技術と同様にコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備えつつ、外部接続用端子に接続されるMOSトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる半導体装置及びその製造方法を提供することを目的とするものである。
本発明のかかる半導体装置は、MOSトランジスタと静電保護素子と外部接続端子を備えており、そのMOSトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された2つの保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域上及び保護素子不純物拡散領域上にコンタクトホールが配置されており、ソース領域又はドレイン領域のいずれかを構成するトランジスタ不純物拡散領域といずれかの保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置であって、上記静電保護素子は、上記外部接続端子に接続されている上記保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、上記MOSトランジスタは、上記外部接続端子に接続されている上記トランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、上記低濃度保護素子不純物拡散領域は、上記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、上記低濃度トランジスタ不純物拡散領域は、上記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、上記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、上記低濃度トランジスタ不純物拡散領域の端部、上記トランジスタコンタクトホール間の距離は、上記低濃度保護素子不純物拡散領域の端部、上記保護素子コンタクトホール間の距離よりも小さいものである。
ここで、半導体基板の語にはウェル拡散層やエピタキシャル成長法によって形成された半導体層も含む。
ここで、半導体基板の語にはウェル拡散層やエピタキシャル成長法によって形成された半導体層も含む。
本発明の半導体装置において、上記MOSトランジスタは複数本のゲート電極を備え、それらのゲート電極間の上記半導体基板表面に上記トランジスタ不純物拡散領域が形成されている例を挙げることができる。
本発明にかかる半導体装置の製造方法は、本発明の半導体装置の製造方法であって、第1局面は、上記半導体基板に上記低濃度保護素子不純物拡散領域を形成する工程(A−1)、上記トランジスタ不純物拡散領域及び上記保護素子不純物拡散領域を形成する工程(B−1)、写真製版技術及びイオン注入技術により、上記外部接続端子に接続される上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程(C−1)、上記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により上記層間絶縁膜に上記保護素子コンタクトホール及び上記トランジスタコンタクトホールを形成する工程(D−1)、上記保護素子コンタクトホール内、上記トランジスタコンタクトホール内及び上記層間絶縁膜上に金属配線を形成し、上記金属配線と電気的に接続された上記外部接続端子を形成する工程(E−1)を上記工程(A−1)から(E−1)の順に含む。
本発明の製造方法において、外部接続端子は、上記層間絶縁膜上に形成される上記金属配線と同じ金属配線層によって形成してもよいし、上記層間絶縁膜上に形成される上記金属配線よりも上層の金属配線層によって形成してもよい。
本発明の製造方法において、外部接続端子は、上記層間絶縁膜上に形成される上記金属配線と同じ金属配線層によって形成してもよいし、上記層間絶縁膜上に形成される上記金属配線よりも上層の金属配線層によって形成してもよい。
本発明の半導体装置の製造方法の第2局面は、上記半導体基板に上記低濃度保護素子不純物拡散領域を形成する工程(A−2)、上記トランジスタ不純物拡散領域及び上記保護素子不純物拡散領域を形成する工程(B−2)、上記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により上記層間絶縁膜に上記保護素子コンタクトホール及び上記トランジスタコンタクトホールを形成する工程(C−2)、写真製版技術及びイオン注入技術により、上記トランジスタコンタクトホールを介して、上記外部接続端子に接続される上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成する工程(D−2)、上記保護素子コンタクトホール内、上記トランジスタコンタクトホール内及び上記層間絶縁膜上に金属配線を形成し、上記金属配線と電気的に接続された上記外部接続端子を形成する工程(E−2)を上記工程(A−2)から(E−2)の順に含む半導体装置の製造方法。
本発明の製造方法の第2局面において、上記工程(C−2)は、上記保護素子コンタクトホールと上記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、上記トランジスタコンタクトホールを形成した後、上記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程を含み、上記(D−2)は行なわないようにしてもよい。
本発明の製造方法の第2局面において、上記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いる例を挙げることができる。
本発明の半導体装置では、静電保護素子は、外部接続端子に接続されている保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、MOSトランジスタは、外部接続端子に接続されているトランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、上記低濃度保護素子不純物拡散領域は、上記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、上記低濃度トランジスタ不純物拡散領域は、上記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、上記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、上記低濃度トランジスタ不純物拡散領域の端部、上記トランジスタコンタクトホール間の距離は、上記低濃度保護素子不純物拡散領域の端部、上記保護素子コンタクトホール間の距離よりも小さいようにしたので、静電保護素子においては従来技術と同様にコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備えつつ、MOSトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる。
本発明の半導体装置において、上記MOSトランジスタは複数本のゲート電極を備え、それらのゲート電極間の上記半導体基板表面に上記トランジスタ不純物拡散領域が形成されているようにすれば、例えば数十本のゲート電極が配置される大面積のドライバトランジスタに本発明を適用する場合であっても、MOSトランジスタの形成領域を増大させずに静電気によるコンタクト突抜けを防止することができる。
本発明の半導体装置の製造方法の第1局面では、低濃度保護素子不純物拡散領域の形成工程(A−1)、トランジスタ不純物拡散領域及び保護素子不純物拡散領域の形成工程(B−1)、写真製版技術及びイオン注入技術による、外部接続端子に接続されるトランジスタ不純物拡散領域への低濃度トランジスタ不純物拡散領域の形成工程(C−1)、層間絶縁膜ならびに保護素子コンタクトホール及びトランジスタコンタクトホールの形成工程(D−1)、金属配線及び外部接続端子の形成工程(E−1)を上記工程(A−1)から(E−1)の順に含むようにしたので、本発明の半導体装置を製作できる。
本発明の半導体装置の製造方法の第2局面では、低濃度保護素子不純物拡散領域の形成工程(A−2)、トランジスタ不純物拡散領域及び保護素子不純物拡散領域の形成工程(B−2)、層間絶縁膜ならびに保護素子コンタクトホール及びトランジスタコンタクトホールの形成工程(C−2)、写真製版技術及びイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成する工程(D−2)、金属配線及び外部接続端子の形成工程(E−2)を上記工程(A−2)から(E−2)の順に含むようにしたので、本発明の半導体装置を製作できる。さらに、上記工程(D−2)で上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成するようにしたので、低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールのマスク合わせ余裕を全く取る必要がない。したがって、より微細なプロセスにおいても低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールとのオーバーラップ量を極めて小さくできるので、ゲート−コンタクト間距離は最小のルールのまま維持することができ、トランジスタ形成面積増大を招くことはない。
本発明の製造方法の第2局面において、上記工程(C−2)は、上記保護素子コンタクトホールと上記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、上記トランジスタコンタクトホールを形成した後、上記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程を含み、上記(D−2)は行なわないようにしても、低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールのマスク合わせ余裕を全く取る必要がなく、トランジスタ形成面積増大を招くことはない。
本発明の製造方法の第2局面において、上記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いるようにすれば、上面から見てトランジスタコンタクトホールの周囲を囲うように低濃度トランジスタ不純物拡散領域を形成することができ、MOSトランジスタにおける静電気によるコンタクト突抜けを確実に防止することができる。
図1は半導体装置の一実施例のMOSトランジスタ形成領域と静電保護素子形成領域を示す断面図である。この実施例ではMOSトランジスタとしてドライバトランジスタを用い、静電保護素子としてMOS型パンチトランジスタを用いた。ドライバトランジスタはMOSトランジスタ形成領域の半導体基板表面に複数本のソース領域とドレイン領域を交互に備え、ソース領域とドレイン領域の間の半導体基板上にゲート電極を備えているものである。
図1を参照してこの実施例を説明する。
図1を参照してこの実施例を説明する。
P型半導体基板(Psub)1上に、MOSトランジスタ形成領域及び静電保護素子の形成領域を画定するための素子分離絶縁膜3が形成されている。
MOSトランジスタ形成領域の半導体基板1表面にN型の2つのソース領域(トランジスタ不純物拡散領域)5,5が互いに間隔をもって形成されている。N型ソース領域5,5間の半導体基板1表面にN型ソース領域5,5とは間隔をもってN型のドレイン領域(トランジスタ不純物拡散領域)7が形成されている。N型ソース領域5とN型ドレイン領域7はN型不純物濃度が高く接合が浅く形成されており、例えば不純物濃度は1×1020〜1×1021cm-3、深さ0.2μm(マイクロメートル)程度である。
MOSトランジスタ形成領域の半導体基板1表面にN型の2つのソース領域(トランジスタ不純物拡散領域)5,5が互いに間隔をもって形成されている。N型ソース領域5,5間の半導体基板1表面にN型ソース領域5,5とは間隔をもってN型のドレイン領域(トランジスタ不純物拡散領域)7が形成されている。N型ソース領域5とN型ドレイン領域7はN型不純物濃度が高く接合が浅く形成されており、例えば不純物濃度は1×1020〜1×1021cm-3、深さ0.2μm(マイクロメートル)程度である。
N型ドレイン領域7の下に、後述するコンタクトホール(トランジスタコンタクトホール)7aの形成位置に重畳して、N型の低濃度不純物領域(低濃度トランジスタ不純物拡散領域)17が形成されている。N型低濃度不純物領域17は、N型ソース領域5及びN型ドレイン領域7に比べてN型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は1×1018〜9×1019cm-3、深さ0.5〜1.0μm程度である。N型低濃度不純物領域17は静電気によるコンタクト突抜け対策として設けられたものである。
N型ソース領域5、N型ドレイン領域7間の半導体基板1上にゲート絶縁膜9を介してゲート電極11が形成されている。ゲート電極11はN型低濃度不純物領域17とは間隔をもって形成されている。図1では紙面垂直方向に延びるゲート電極11を2本だけ図示しているが、実際には例えば数十本のゲート電極11が設けられており、それらのゲート電極11間の半導体基板1表面にN型ソース領域5とN型ドレイン領域7が交互に配置されている。
静電保護素子形成領域の半導体基板1表面にN型のソース領域(保護素子不純物拡散領域)13とN型のドレイン領域(保護素子不純物拡散領域)15が互いに間隔をもって形成されている。ソース領域13とドレイン領域15はN型不純物濃度が高く接合が浅く形成されており、例えば不純物濃度は1×1020〜1×1021cm-3、深さ0.2μm程度である。
ドレイン領域15の下に、後述するコンタクトホール(保護素子コンタクトホール)15aの形成位置に重畳して、N型のウェル領域(低濃度保護素子不純物拡散領域)19が形成されている。N型ウェル領域19は、ソース領域13及びドレイン領域15に比べてN型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は1×1016〜1×1017cm-3、深さ2μm程度である。N型ウェル領域19は静電気によるコンタクト突抜け対策として設けられたものである。
ソース領域13、ドレイン領域15間の半導体基板1上にゲート絶縁膜9を介してゲート電極12が形成されている。ゲート電極12はN型ウェル領域19とは間隔をもって形成されている。
ドレイン領域15の下に、後述するコンタクトホール(保護素子コンタクトホール)15aの形成位置に重畳して、N型のウェル領域(低濃度保護素子不純物拡散領域)19が形成されている。N型ウェル領域19は、ソース領域13及びドレイン領域15に比べてN型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は1×1016〜1×1017cm-3、深さ2μm程度である。N型ウェル領域19は静電気によるコンタクト突抜け対策として設けられたものである。
ソース領域13、ドレイン領域15間の半導体基板1上にゲート絶縁膜9を介してゲート電極12が形成されている。ゲート電極12はN型ウェル領域19とは間隔をもって形成されている。
素子分離絶縁膜3及びゲート電極11,12の形成領域を含んで半導体基板1上全面に層間絶縁膜21が形成されている。層間絶縁膜21に、N型ソース領域5、N型ドレイン領域7、ソース領域13及びドレイン領域15に対応してコンタクトホール5a,7a,13a,15aが形成されている。図示しない領域でゲート電極11,12上にコンタクトホールが形成されている。コンタクトホール5a,7a,13a,15aの内部及び層間絶縁膜21上に金属配線5b,7b,13b,15bが形成されている。
N型ドレイン領域7,15、N型低濃度不純物領域17及びN型ウェル領域19は金属配線7b,15bを介して外部接続端子23に接続されている。N型ソース領域5は金属配線5bを介して内部回路に接続されている。ゲート電極11は図示しない金属配線を介して制御信号配線に接続されている。ゲート電極12及びソース領域13は金属配線13b及び図示しない金属配線により短絡されて接地電位に接続されている。
MOSトランジスタ形成領域において、N型低濃度不純物領域17の端部、コンタクトホール7a間の距離W1は例えば0.1〜0.5程度μmである。また、ゲート電極11、コンタクトホール7a間の距離は例えば0.3〜1.0程度μmである。
静電保護素子形成領域において、N型ウェル領域19の端部、コンタクトホール15a間の距離W2は例えば1.0〜3.0程度μmである。また、ソース領域13、ドレイン領域15間の耐圧低下防止のために、ゲート電極12、コンタクトホール15a間の距離は例えば2.0〜4.0μm程度と大きくとっている。
このように、N型低濃度不純物領域17の端部、コンタクトホール7a間の距離W1をN型ウェル領域19の端部、コンタクトホール15a間の距離W2よりも小さくすることにより、MOSトランジスタの形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる。
静電保護素子形成領域において、N型ウェル領域19の端部、コンタクトホール15a間の距離W2は例えば1.0〜3.0程度μmである。また、ソース領域13、ドレイン領域15間の耐圧低下防止のために、ゲート電極12、コンタクトホール15a間の距離は例えば2.0〜4.0μm程度と大きくとっている。
このように、N型低濃度不純物領域17の端部、コンタクトホール7a間の距離W1をN型ウェル領域19の端部、コンタクトホール15a間の距離W2よりも小さくすることにより、MOSトランジスタの形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる。
図2は、図1の半導体装置を製造するための製造方法の一実施例を説明するための工程断面図である。
図1及び図2を参照してこの製造方法の実施例を説明する。
(1)半導体基板1の静電保護素子形成領域に、後工程で形成されるコンタクトホール15a(図1を参照。)の直下を含むようにN型のN型ウェル領域19を形成する。N型ウェル領域19の形成方法は、例えば、半導体基板1にリンを注入エネルギーは120〜160keV、ドーズ量は1×1012〜6×1012cm-2の条件でイオン注入した後、1000〜1150℃、1〜2時間の熱拡散処理によって行なう。通常の半導体製造プロセスにより、例えば、膜厚が400〜500nm(ナノメートル)程度の素子分離絶縁膜3、膜厚が10〜30nm程度のゲート絶縁膜19、膜厚が350nm程度のゲート電極11,12を順次形成する。その後、ヒ素を注入エネルギーは30〜50keV、ドーズ量は3×1015〜6×1015cm-2の条件でイオン注入する。850〜900℃、30分〜1時間の熱拡散処理を施して、MOSトランジスタ形成領域にN型ソース領域5及びN型ドレイン領域7を形成し、静電保護素子形成領域にソース領域13及びドレイン領域15を形成する(図2(a)参照。)。このときLDD(lightly doped drain)構造やDDD(double diffused drain)構造を形成するために同時にリンを注入するようにしてもよい。
図1及び図2を参照してこの製造方法の実施例を説明する。
(1)半導体基板1の静電保護素子形成領域に、後工程で形成されるコンタクトホール15a(図1を参照。)の直下を含むようにN型のN型ウェル領域19を形成する。N型ウェル領域19の形成方法は、例えば、半導体基板1にリンを注入エネルギーは120〜160keV、ドーズ量は1×1012〜6×1012cm-2の条件でイオン注入した後、1000〜1150℃、1〜2時間の熱拡散処理によって行なう。通常の半導体製造プロセスにより、例えば、膜厚が400〜500nm(ナノメートル)程度の素子分離絶縁膜3、膜厚が10〜30nm程度のゲート絶縁膜19、膜厚が350nm程度のゲート電極11,12を順次形成する。その後、ヒ素を注入エネルギーは30〜50keV、ドーズ量は3×1015〜6×1015cm-2の条件でイオン注入する。850〜900℃、30分〜1時間の熱拡散処理を施して、MOSトランジスタ形成領域にN型ソース領域5及びN型ドレイン領域7を形成し、静電保護素子形成領域にソース領域13及びドレイン領域15を形成する(図2(a)参照。)。このときLDD(lightly doped drain)構造やDDD(double diffused drain)構造を形成するために同時にリンを注入するようにしてもよい。
(2)写真製版技術によって、後工程で形成されるコンタクトホール7a(図1を参照。)に対応する開口部をもつレジストパターン24を形成する。レジストパターン24をマスクにして、例えばリンを注入エネルギーは150〜180keV、ドーズ量1×1013〜1×1014cm-2、回転斜め注入の条件でイオン注入する(図2(b)参照。)。
(3)レジストパターン24を除去する。1000〜1100℃、30秒程のRTA(Rapid Thermal Annealing)処理を行なう。これにより、N型不純物濃度がN型ソース領域5及びN型ドレイン領域7より低くN型ウェル領域19より高く、接合深さがN型ソース領域5及びN型ドレイン領域7より深くN型ウェル領域19よりも浅いN型のN型低濃度不純物領域17を形成する。半導体基板1上全面に膜厚が500〜800nmの層間絶縁膜21を形成する。写真製版技術及びエッチング技術により、層間絶縁膜21にコンタクトホール5a,7a,13a,15aを形成する(図2(c)参照。)。
(4)既存の配線形成技術により、コンタクトホール5a,7a,13a,15a内及び層間絶縁膜21上に金属配線5b,7b,13b,15bを形成する(図1参照。)。
この実施例によれば、静電気によるコンタクト突抜け対策として、MOSトランジスタ形成領域のN型低濃度不純物領域17と静電保護素子形成領域のN型ウェル領域19を別々に形成するので、濃度不純物領域17をN型ウェル領域19に比べて不純物濃度が高く接合深さが浅く形成することができ、N型低濃度不純物領域17の端部、コンタクトホール7a間の距離W1をN型ウェル領域19の端部、コンタクトホール15a間の距離W2よりも小さく形成することができる。
この実施例によれば、静電気によるコンタクト突抜け対策として、MOSトランジスタ形成領域のN型低濃度不純物領域17と静電保護素子形成領域のN型ウェル領域19を別々に形成するので、濃度不純物領域17をN型ウェル領域19に比べて不純物濃度が高く接合深さが浅く形成することができ、N型低濃度不純物領域17の端部、コンタクトホール7a間の距離W1をN型ウェル領域19の端部、コンタクトホール15a間の距離W2よりも小さく形成することができる。
図3は、図1の半導体装置を製造するための製造方法の他の実施例を説明するための工程断面図である。図1及び図3を参照してこの製造方法の実施例を説明する。
(1)図2(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1にN型ウェル領域19、素子分離絶縁膜3、ゲート絶縁膜9、ゲート電極11,12、N型ソース領域5,13及びN型ドレイン領域7,15を形成する。半導体基板1上全面に膜厚が500〜800nmの層間絶縁膜21を形成する。写真製版技術及びエッチング技術により、層間絶縁膜21にコンタクトホール5a,7a,13a,15aを形成する(図3(a)参照。)。
(1)図2(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1にN型ウェル領域19、素子分離絶縁膜3、ゲート絶縁膜9、ゲート電極11,12、N型ソース領域5,13及びN型ドレイン領域7,15を形成する。半導体基板1上全面に膜厚が500〜800nmの層間絶縁膜21を形成する。写真製版技術及びエッチング技術により、層間絶縁膜21にコンタクトホール5a,7a,13a,15aを形成する(図3(a)参照。)。
(2)層間絶縁膜21上にコンタクトホール7aに対応する開口部をもつレジストパターン25を形成する。レジストパターン25をマスクにして、例えばリンを注入エネルギーは150〜180keV、ドーズ量1×1013〜1×1014cm-2、回転斜め注入の条件でイオン注入する(図3(b)参照。)。
(3)レジストパターン25を除去する。1000〜1100℃、30秒程のRTA処理を行なう。これにより、N型不純物濃度がN型ソース領域5及びN型ドレイン領域7より低くN型ウェル領域19より高く、接合深さがN型ソース領域5及びN型ドレイン領域7より深くN型ウェル領域19よりも浅いN型のN型低濃度不純物領域17を形成する。既存の配線形成技術により、コンタクトホール5a,7a,13a,15a内及び層間絶縁膜21上に金属配線5b,7b,13b,15bを形成する(図1参照。)。
この実施例では、上記工程(2)でN型低濃度不純物領域17をコンタクトホール7aに対して自己整合的に形成するようにしたので、N型低濃度不純物領域17とンタクトホール7aのマスク合わせ余裕を全く取る必要がない。したがって、より微細なプロセスにおいてもN型低濃度不純物領域17とンタクトホール7aとのオーバーラップ量を極めて小さくできるので、ゲート電極11、コンタクトホール7a間距離は最小のルールのまま維持することができ、トランジスタ形成面積増大を招くことはない。
図4は、図1の半導体装置を製造するための製造方法のさらに他の実施例を説明するための工程断面図である。図1及び図4を参照してこの製造方法の実施例を説明する。
(1)図2(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1にN型ウェル領域19、素子分離絶縁膜3、ゲート絶縁膜9、ゲート電極11,12、N型ソース領域5,13及びN型ドレイン領域7,15を形成する。半導体基板1上全面に膜厚が500〜800nmの層間絶縁膜21を形成する。写真製版技術により、層間絶縁膜21上に、後述するコンタクトホール7aに対応する開口部をもつレジストパターン27を形成する。エッチング技術により、レジストパターン27をマスクにして、層間絶縁膜21にコンタクトホール7aを形成する。レジストパターン27をマスクにして、例えばリンを注入エネルギーは150〜180keV、ドーズ量1×1013〜1×1014cm-2、回転斜め注入の条件でイオン注入する(図4(a)参照。)。
(1)図2(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1にN型ウェル領域19、素子分離絶縁膜3、ゲート絶縁膜9、ゲート電極11,12、N型ソース領域5,13及びN型ドレイン領域7,15を形成する。半導体基板1上全面に膜厚が500〜800nmの層間絶縁膜21を形成する。写真製版技術により、層間絶縁膜21上に、後述するコンタクトホール7aに対応する開口部をもつレジストパターン27を形成する。エッチング技術により、レジストパターン27をマスクにして、層間絶縁膜21にコンタクトホール7aを形成する。レジストパターン27をマスクにして、例えばリンを注入エネルギーは150〜180keV、ドーズ量1×1013〜1×1014cm-2、回転斜め注入の条件でイオン注入する(図4(a)参照。)。
(2)レジストパターン27を除去する。1000〜1100℃、30秒程のRTA処理を行なう。これにより、N型不純物濃度がN型ソース領域5及びN型ドレイン領域7より低くN型ウェル領域19より高く、接合深さがN型ソース領域5及びN型ドレイン領域7より深くN型ウェル領域19よりも浅いN型のN型低濃度不純物領域17を形成する。写真製版技術により、層間絶縁膜21上に、後述するコンタクトホール5a,13a,15aに対応する開口部をもつレジストパターン29を形成する。エッチング技術により、レジストパターン29をマスクにして、層間絶縁膜21にコンタクトホール5a,13a,15aを形成する(図4(b)参照。)。
(3)レジストパターン29を除去する。既存の配線形成技術により、コンタクトホール5a,7a,13a,15a内及び層間絶縁膜21上に金属配線5b,7b,13b,15bを形成する(図1参照。)。
この実施例でも、図3を参照して説明した上記実施例と同様に、上記工程(1)でN型低濃度不純物領域17をコンタクトホール7aに対して自己整合的に形成するようにしたので、N型低濃度不純物領域17とンタクトホール7aのマスク合わせ余裕を全く取る必要がなく、トランジスタ形成面積増大を招くことはない。
この実施例でも、図3を参照して説明した上記実施例と同様に、上記工程(1)でN型低濃度不純物領域17をコンタクトホール7aに対して自己整合的に形成するようにしたので、N型低濃度不純物領域17とンタクトホール7aのマスク合わせ余裕を全く取る必要がなく、トランジスタ形成面積増大を招くことはない。
図5は半導体装置の他の実施例のMOSトランジスタ形成領域と静電保護素子形成領域を示す断面図である。図1と同じ部分には同じ符号を付し、それらの部分の説明は省略する。この実施例は、MOSトランジスタのソース領域も外部接続端子に接続されているものである。
この実施例では、半導体基板1のMOSトランジスタ形成領域及び静電保護素子形成領域とは異なる領域に第2静電保護素子を備えている。第2静電保護素子は静電保護素子と同じ構造をもち、ゲート絶縁膜9、ゲート電極13、ソース領域13、ドレイン領域15及びN型ウェル領域19を備えている。第2静電保護素子形成領域の層間絶縁膜21にコンタクトホール13a,15a及びゲート電極12に対応するコンタクトホール(図示は省略)が形成されている。コンタクトホール13a,15a内、ゲート電極12に対応するコンタクトホール内及び層間絶縁膜21に金属配線13b,15b及びゲート電極12に対応する金属配線(図示は省略)が形成されている。
MOSトランジスタは、N型ソース領域5の下に、コンタクトホール(トランジスタコンタクトホール)5aの形成位置に重畳して、N型の低濃度不純物領域(低濃度トランジスタ不純物拡散領域)18を備えている。低濃度不純物領域15は、N型ソース領域5及びN型ドレイン領域7に比べてN型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は1×1018〜9×1019cm-3、深さ0.5〜1.0μm程度である。N型低濃度不純物領域17は静電気によるコンタクト突抜け対策として設けられたものである。
この半導体装置は、外部接続端子23とは別に、第2外部接続端子30を備えている。
この半導体装置は、外部接続端子23とは別に、第2外部接続端子30を備えている。
MOSトランジスタのN型ソース領域5及び第2低濃度拡散領域18は金属配線5bを介して第2外部接続端子30に接続されている。第2静電保護素子のドレイン領域15及びN型ウェル領域19も、金属配線15bを介して第2外部接続端子30に接続されている。第2静電保護素子のゲート電極12及びソース領域13は金属配線13b及び図示しない金属配線により短絡されて接地電位に接続されている。
このように、MOSトランジスタのN型ソース領域5及びN型ドレイン領域7が外部接続端子23,30に接続される場合には、N型ソース領域5の下にも第2低濃度拡散領域18を形成するようにしてもよい。
この実施例は、図2、図3、図4を参照して説明した上記製造方法の実施例により同様に作成することができる。
この実施例は、図2、図3、図4を参照して説明した上記製造方法の実施例により同様に作成することができる。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、静電保護素子としてMOS型パンチトランジスタを用いているが、本発明はこれに限定されるものではなく、静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された2つの保護素子不純物拡散領域を備えたものであればどのような構成であってもよい。
例えば、上記実施例では、静電保護素子としてMOS型パンチトランジスタを用いているが、本発明はこれに限定されるものではなく、静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された2つの保護素子不純物拡散領域を備えたものであればどのような構成であってもよい。
また、上記実施例では、MOSトランジスタとしてドライバトランジスタを用いているが、本発明はこれに限定されるものではなく、MOSトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備えたものであればどのような構成であってもよい。
また、上記実施例では、静電保護素子及び第2静電保護素子は静電気を接地電位に引き抜くものであるが、本発明はこれに限定されるものではなく、本発明において静電保護素子は静電気を電源電位に引き抜くものであってもよい。
また、上記実施例では、静電保護素子及び第2静電保護素子は静電気を接地電位に引き抜くものであるが、本発明はこれに限定されるものではなく、本発明において静電保護素子は静電気を電源電位に引き抜くものであってもよい。
また、上記実施例では、MOSトランジスタとしてNチャネル型のものを用いているが、本発明はこれに限定されるものではなく、MOSトランジスタはPチャネル型のものであってもよい。
また、上記実施例では、静電保護素子としてN型の保護素子不純物拡散領域を備えたものを用いているが、本発明はこれに限定されるものではなく、静電保護素子としてP型の保護素子不純物拡散領域を備えたものであってもよい。
また、上記実施例では、静電保護素子としてN型の保護素子不純物拡散領域を備えたものを用いているが、本発明はこれに限定されるものではなく、静電保護素子としてP型の保護素子不純物拡散領域を備えたものであってもよい。
1 P型半導体基板
3 素子分離絶縁膜
5 N型ソース領域(トランジスタ不純物拡散領域)
7 N型ドレイン領域(トランジスタ不純物拡散領域)
7a コンタクトホール(トランジスタコンタクトホール)
11 ゲート電極
13 N型ソース領域(保護素子不純物拡散領域)
15 N型ドレイン領域(保護素子不純物拡散領域)
15a コンタクトホール(保護素子コンタクトホール)
17 N型低濃度不純物領域(低濃度トランジスタ不純物拡散領域)
19 N型ウェル領域(低濃度保護素子不純物拡散領域)
23 外部接続端子
3 素子分離絶縁膜
5 N型ソース領域(トランジスタ不純物拡散領域)
7 N型ドレイン領域(トランジスタ不純物拡散領域)
7a コンタクトホール(トランジスタコンタクトホール)
11 ゲート電極
13 N型ソース領域(保護素子不純物拡散領域)
15 N型ドレイン領域(保護素子不純物拡散領域)
15a コンタクトホール(保護素子コンタクトホール)
17 N型低濃度不純物領域(低濃度トランジスタ不純物拡散領域)
19 N型ウェル領域(低濃度保護素子不純物拡散領域)
23 外部接続端子
Claims (6)
- MOSトランジスタと静電保護素子と外部接続端子を備えており、そのMOSトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された2つの保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域上及び保護素子不純物拡散領域上にコンタクトホールが配置されており、ソース領域又はドレイン領域のいずれかを構成するトランジスタ不純物拡散領域といずれかの保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置において、
前記静電保護素子は、前記外部接続端子に接続されている前記保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、前記半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、
前記MOSトランジスタは、前記外部接続端子に接続されている前記トランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、前記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、
前記低濃度保護素子不純物拡散領域は、前記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、
前記低濃度トランジスタ不純物拡散領域は、前記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、前記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、
前記低濃度トランジスタ不純物拡散領域の端部、前記トランジスタコンタクトホール間の距離は、前記低濃度保護素子不純物拡散領域の端部、前記保護素子コンタクトホール間の距離よりも小さいことを特徴とする半導体装置。 - 前記MOSトランジスタは複数本のゲート電極を備え、それらのゲート電極間の前記半導体基板表面に前記トランジスタ不純物拡散領域が形成されている請求項1に記載の半導体装置。
- 請求項1及び2の半導体装置の製造方法であって、
(A−1)前記半導体基板に前記低濃度保護素子不純物拡散領域を形成する工程、
(B−1)前記トランジスタ不純物拡散領域及び前記保護素子不純物拡散領域を形成する工程、
(C−1)写真製版技術及びイオン注入技術により、前記外部接続端子に接続される前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を形成する工程、
(D−1)前記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により前記層間絶縁膜に前記保護素子コンタクトホール及び前記トランジスタコンタクトホールを形成する工程、
(E−1)前記保護素子コンタクトホール内、前記トランジスタコンタクトホール内及び前記層間絶縁膜上に金属配線を形成し、前記金属配線と電気的に接続された前記外部接続端子を形成する工程、
を前記工程(A−1)から(E−1)の順に含む半導体装置の製造方法。 - 請求項1及び2の半導体装置の製造方法であって、
(A−2)前記半導体基板に前記低濃度保護素子不純物拡散領域を形成する工程、
(B−2)前記トランジスタ不純物拡散領域及び前記保護素子不純物拡散領域を形成する工程、
(C−2)前記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により前記層間絶縁膜に前記保護素子コンタクトホール及び前記トランジスタコンタクトホールを形成する工程、
(D−2)写真製版技術及びイオン注入技術により、前記トランジスタコンタクトホールを介して、前記外部接続端子に接続される前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を前記トランジスタコンタクトホールに対して自己整合的に形成する工程、
(E−2)前記保護素子コンタクトホール内、前記トランジスタコンタクトホール内及び前記層間絶縁膜上に金属配線を形成し、前記金属配線と電気的に接続された前記外部接続端子を形成する工程、
を前記工程(A−2)から(E−2)の順に含む半導体装置の製造方法。 - 前記工程(C−2)は、前記保護素子コンタクトホールと前記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、前記トランジスタコンタクトホールを形成した後、前記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により前記トランジスタコンタクトホールを介して前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を形成する工程を含み、
前記(D−2)は行なわない請求項4に記載の半導体装置の製造方法。 - 前記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いる請求項4又は5に記載の半導体装置の製造方法。
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-
2006
- 2006-06-21 JP JP2006171813A patent/JP2008004703A/ja active Pending
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