JP2022159354A - 集積回路静電気放電バス構造および関連方法 - Google Patents

集積回路静電気放電バス構造および関連方法 Download PDF

Info

Publication number
JP2022159354A
JP2022159354A JP2022123390A JP2022123390A JP2022159354A JP 2022159354 A JP2022159354 A JP 2022159354A JP 2022123390 A JP2022123390 A JP 2022123390A JP 2022123390 A JP2022123390 A JP 2022123390A JP 2022159354 A JP2022159354 A JP 2022159354A
Authority
JP
Japan
Prior art keywords
esd
integrated circuit
pad
esd bus
pad groups
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022123390A
Other languages
English (en)
Other versions
JP7378548B2 (ja
Inventor
ジグオ・リ
Zhiguo Li
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to JP2022123390A priority Critical patent/JP7378548B2/ja
Publication of JP2022159354A publication Critical patent/JP2022159354A/ja
Application granted granted Critical
Publication of JP7378548B2 publication Critical patent/JP7378548B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48101—Connecting bonding areas at the same height, e.g. horizontal bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明は、集積回路構造および関連方法に関し、より詳細には、集積回路静電気放電バス構造および関連方法に関する。【解決手段】集積回路ＥＳＤバス構造が、回路領域と、複数の静電気放電（ＥＳＤ）バスと、複数のＥＳＤバスに隣接して接続される複数のパッド群と、共通ＥＳＤバスと、共通ＥＳＤバスに複数のパッド群を接続するように構成される複数のボンディングワイヤとを含む。【選択図】図２

Description

本発明は、集積回路構造および関連方法に関し、より詳細には、集積回路静電気放電バス構造および関連方法に関する。
図１に示されるような集積回路静電気放電（以降ＥＳＤと略記）構造１のために、Ｉ／Ｏ（入出力）パッド１２が特定の配列および位置に基づいて複数のチップ端１３内の回路領域１０の周りに配置されており、Ｉ／Ｏパッド１２の配置は一定の範囲内で調節可能である。
一般に、Ｉ／Ｏパッド１２間の空きスペースにフィラーセルＦ１およびＦ２を配置し、フィラーセルＦ１およびＦ２を静電気放電（ＥＳＤ）バス１１（例えば、グランドまたは系統電圧に接続されるレイアウトトレース）に接続することが普通であり、これが回路領域１０の各部分を作成し、フィラーセルＦ１およびＦ２が連続ＥＳＤバスに接続されて、集積回路ＥＳＤバス構造１にＥＳＤ保護を提供する。
しかしながら、フィラーセルＦ１およびＦ２は、回路領域１０の一部分を集積回路ＥＳＤバス構造１にとって無駄であるとする。更に、矩形形状を有する集積回路ＥＳＤバス構造１の厳しい要件下では、それは、内部回路レイアウト設計に対する柔軟性の欠如をもたらす。
更に、不規則形状および種々の面積の回路があるとき、回路領域１０は、不規則形状および種々の面積の回路を含むために増加されなければならず、これは生産費を増加させる。
したがって、回路領域を十分に使用する集積回路ＥＳＤバス構造および関連方法を提供することが望ましい。
それゆえに、本発明の目的は、集積回路静電気放電バス構造および関連方法を提供することである。
上記技術的目的を達成するために、本発明によれば、集積回路静電気放電（ＥＳＤ）構造が提供され、回路領域と、複数の静電気放電バスと、複数のＥＳＤバスに隣接して接続される複数のパッド群と、共通ＥＳＤバスと、共通ＥＳＤバスに複数のパッド群を接続するように構成される複数のボンディングワイヤとを含む。
上記技術的目的を達成するために、本発明によれば、集積回路静電気放電（ＥＳＤ）構造が提供され、回路領域と、複数の静電気放電（ＥＳＤ）バスと、複数のパッド群と、複数のパッド群の１つを別の１つに接続するように構成される複数のボンディングワイヤとを含む。
上記技術的目的を達成するために、本発明によれば、集積回路ＥＳＤバス構造の方法が提供され、回路領域を形成するステップと、回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、共通ＥＳＤバスを形成するステップと、複数のチップ端の１つを横切る複数のボンディングワイヤによって共通ＥＳＤバスに複数のパッド群に対応する複数のパッドを接続するステップとを含む。
上記技術的目的を達成するために、本発明によれば、集積回路ＥＳＤバス構造の方法が提供され、回路領域を形成するステップと、回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、回路領域を横切る複数のボンディングワイヤの１つによって複数のパッド群の１つを複数のパッド群の別の１つに接続するステップとを含む。
本発明のこれらおよび他の目的は、当業者にとっては、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後におそらく明らかになるであろう。
先行技術に係る集積回路ＥＳＤバス構造の概要図である。 本発明の一実施形態に係る集積回路ＥＳＤバス構造の概要図である。 本発明の一実施形態に係る集積回路ＥＳＤバス構造の概要図である。 本発明の一実施形態に係る集積回路パッケージング工程のフローチャートである。 本発明の一実施形態に係る集積回路パッケージング工程のフローチャートである。
図２は、本発明の一実施形態に係る集積回路静電気放電（ＥＳＤ）構造２の概要図である。集積回路ＥＳＤバス構造２は、回路領域２０、複数のＥＳＤバスＥ１、Ｅ２およびＥ３、複数のパッド群Ｇ１、Ｇ２およびＧ３、共通ＥＳＤバス２４、ならびに複数のボンディングワイヤ２５を含む。
回路領域２０は複数のチップ端２３によって形成され、例えば、４つのチップ端２３が、回路領域２０を含むように構成される矩形領域を形成する。回路領域２０は複数の不連続境界Ｂ１、Ｂ２およびＢ３を含む。複数のＥＳＤバスＥ１、Ｅ２およびＥ３は、複数の不連続境界Ｂ１、Ｂ２およびＢ３に対応および隣接して、チップ端２３内に形成される。
複数のパッド群Ｇ１、Ｇ２およびＧ３は、複数のＥＳＤバスＥ１、Ｅ２およびＥ３に隣接および接続して、チップ端２３内に形成される。共通ＥＳＤバス２４はチップ端２３外に形成されるが、これに限定されない。共通ＥＳＤバス２４は、一体に形成されずに、複数の不連続ＥＳＤバス群を含んでよい。複数のボンディングワイヤ２５は、チップ端２３を横切って形成され、共通ＥＳＤバス２４に複数のパッド群Ｇ１、Ｇ２およびＧ３を接続するように構成される。１つの実施形態において、共通ＥＳＤバス２４は、複数のＥＳＤバスＥ１、Ｅ２およびＥ３ならびに複数のパッド群Ｇ１、Ｇ２およびＧ３と平行である。
複数のパッド群Ｇ１、Ｇ２およびＧ３の各々は少なくとも１つのパッド２２を含んでおり、パッド２２は、グランドまたは系統低電圧に接続される入出力パッドである。複数のボンディングワイヤ２５の少なくとも１つが、少なくとも１つのパッド２２を共通ＥＳＤバス２４に接続するように構成される。１つの実施形態において、複数ボンディングワイヤ２５が、共通ＥＳＤバス２４にパッド群Ｇ１の複数パッド２２を接続するように構成されてよく、これにより、パッド群Ｇ１と共通ＥＳＤバス２４との間の伝導性を強化する多重接続を提供して、ＥＳＤ保護を改善する。
そのような構造では、ボンディングワイヤ２５を通じて共通ＥＳＤバス２４にパッド群Ｇ１、Ｇ２およびＧ３のパッド２２を接続することによって、不連続ＥＳＤバスＥ１、Ｅ２およびＥ３は互いに接続されてよく、これは、集積回路ＥＳＤバス構造２のために連続ＥＳＤバスを形成するのと等価である。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ＥＳＤバスＥ１およびＥ２（または、Ｅ２およびＥ３）間のスペースが回路素子で構成されて、集積回路ＥＳＤバス構造２を十分に使用し得る。
例えば、図１に示されるＥＳＤバス１１ならびにフィラーセルＦ１およびＦ２は、図２において救済領域ＳＡ１およびＳＡ２と置き換えられる。救済領域ＳＡ１は、ＥＳＤバスＥ１およびＥ２ならびにパッド群Ｇ１およびＧ２のパッド２２に隣接する。救済領域ＳＡ２は、ＥＳＤバスＥ２およびＥ３ならびにパッド群Ｇ２およびＧ３のパッド２２に隣接する。１つの実施形態において、共通ＥＳＤバス２４は、チップ端２３内に、かつ複数のパッド群Ｇ１、Ｇ２およびＧ３ならびに救済領域ＳＡ１およびＳＡ２に隣接して形成される。
図３は、本発明の一実施形態に係る集積回路ＥＳＤバス構造３の概要図である。集積回路ＥＳＤバス構造３は、回路領域３０、複数のＥＳＤバスＥ１、Ｅ２およびＥ３、複数のパッド群Ｇ１、Ｇ２およびＧ３、ならびに複数のボンディングワイヤ３５を含む。
回路領域３０は複数のチップ端３３によって形成され、例えば、４つのチップ端３３が、回路領域３０を含む矩形領域を形成する。回路領域３０は複数の不連続境界Ｂ１、Ｂ２およびＢ３を含む。複数のＥＳＤバスＥ１、Ｅ２およびＥ３は、複数の不連続境界Ｂ１、Ｂ２およびＢ３に対応および隣接して、チップ端３３内に形成される。
複数の不連続ＥＳＤバスＥ１、Ｅ２およびＥ３は、チップ端３３内に、かつ複数の不連続境界Ｂ１、Ｂ２およびＢ３に隣接して形成される。複数のパッド群Ｇ１、Ｇ２およびＧ３は、複数のＥＳＤバスＥ１、Ｅ２およびＥ３に隣接および接続して、チップ端３３内に形成される。複数のボンディングワイヤ３５は、回路領域３０を横切って形成され、複数のパッド群Ｇ１、Ｇ２およびＧ３を１つの群から別の群に接続するように構成され、例えば、１つのボンディングワイヤ３５がパッド群Ｇ１をパッド群Ｇ２に接続してよく、そして別のボンディングワイヤ３５がパッド群Ｇ２をパッド群Ｇ３に接続してよい。
複数のパッド群Ｇ１、Ｇ２およびＧ３の各々は複数のパッド３２を含んでおり、パッド３２は、グランドまたは系統低電圧に接続される入出力パッドである。複数のボンディングワイヤ３５は、１つの群のパッド３２を別の群に接続するように構成される。複数のパッド群Ｇ１、Ｇ２およびＧ３の各々は接続パッド（例えば、パッド群Ｇ１の右端のパッド、パッド群Ｇ２の左右端のパッド、およびパッド群Ｇ３の左端のパッド）を含み、複数のボンディングワイヤ３５は、複数のパッド群の１つの接続パッドを複数のパッド群の別の１つの接続パッドに接続するように構成される。例えば、ボンディングワイヤ３５の１つがパッド群Ｇ１の右端のパッド３２をパッド群Ｇ２の左端のパッド３２に接続するように構成され、ボンディングワイヤ３５の１つがパッド群Ｇ２の右端のパッド３２をパッド群Ｇ３の左端のパッド３２に接続するように構成されるが、これに限定されない。
そのような構造では、パッド群Ｇ１、Ｇ２およびＧ３のパッド３２を１つの群から別の群に接続することによって、不連続ＥＳＤバスＥ１、Ｅ２およびＥ３は互いに接続されてよく、これは、集積回路ＥＳＤバス構造３のために連続ＥＳＤバスを形成するのと等価である。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ＥＳＤバスＥ１およびＥ２（または、Ｅ２およびＥ３）間のスペースが回路素子で構成されて、集積回路ＥＳＤバス構造３を十分に使用し得る。例えば、図１に示されるＥＳＤバス１１ならびにフィラーセルＦ１およびＦ２は、図２において救済領域ＳＡ１およびＳＡ２と置き換えられ、したがって回路領域２０は、その面積を増加させることなく不規則形状および種々の面積の回路を含み得、これが生産費を節約する。
図４は、本発明の一実施形態に係る集積回路ＥＳＤバス構造工程４のフローチャートである。
ステップ４０：回路領域を形成する。
ステップ４１：複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群を形成する。
ステップ４２：複数のチップ端外の共通ＥＳＤバスを形成する。
ステップ４３：複数のチップ端を横切る複数のボンディングワイヤによって共通ＥＳＤバスに複数のパッド群に対応する複数のパッドを接続する。
ステップ４０で、回路領域が形成され、ステップ４１で、複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群が形成され、ステップ４２で、複数のチップ端外の共通ＥＳＤバスが形成され、そしてステップ４３で、複数のパッド群に対応する複数のパッドが複数のチップ端を横切る複数のボンディングワイヤによって共通ＥＳＤバスに接続される。集積回路ＥＳＤバス構造工程４によって、連続ＥＳＤバスが等価に形成され得、そして先行技術のフィラーセルが省略され得る。
図５は、本発明の一実施形態に係る集積回路ＥＳＤバス構造工程５のフローチャートである。
ステップ５０：回路領域を形成する。
ステップ５１：複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群を形成する。
ステップ５２：複数のチップ端内の回路領域を横切る複数のボンディングワイヤによって複数のパッド群の１つおよび別の１つを接続する。
ステップ５０で、回路領域が形成され、ステップ５１で、複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群が形成され、そしてステップ５２で、複数のパッド群の１つおよび別の１つが複数のチップ端内の回路領域を横切る複数のボンディングワイヤによって互いに接続される。集積回路ＥＳＤバス構造工程５によって、連続ＥＳＤバスが等価に形成され得、そして先行技術のフィラーセルが省略され得る。
要約すれば、本発明は、連続ＥＳＤバスを等価に形成するように、ボンディングワイヤを活用して複数のパッド群の複数のパッドを接続する。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ＥＳＤバス間のスペースが回路素子で構成されて、集積回路ＥＳＤバス構造を十分に使用し得る。
当業者は、本発明の教示を維持しつつ本装置および方法の多数の変更および修正がなされ得ることを直ちに認めるであろう。したがって、上記開示は、添付の特許請求の範囲によってのみ限定されると解釈されるべきである。
２ 集積回路ＥＳＤバス構造
３ 集積回路ＥＳＤバス構造
２０ 回路領域
２２ パッド
２３ チップ端
２４ 共通ＥＳＤバス
２５ ボンディングワイヤ
３０ 回路領域
３２ パッド
３３ チップ端
３５ ボンディングワイヤ
Ｂ１、Ｂ２、Ｂ３ 不連続境界
Ｅ１、Ｅ２、Ｅ３ ＥＳＤバス
Ｇ１、Ｇ２、Ｇ３ パッド群
ＳＡ１、ＳＡ２ 救済領域

Claims (17)

  1. 回路領域と、
    複数のＥＳＤバスと、
    前記複数のＥＳＤバスに隣接して接続される複数のパッド群と、
    前記複数のパッド群に隣接する共通ＥＳＤバスと、
    前記共通ＥＳＤバスに前記複数のパッド群を接続するように構成される複数のボンディングワイヤと
    を備える、集積回路構造。
  2. 前記複数のパッド群の各々が少なくとも１つのパッドを含み、前記複数のボンディングワイヤが、前記少なくとも１つのパッドを前記共通ＥＳＤバスに接続するように構成される、請求項１に記載の集積回路構造。
  3. 前記共通ＥＳＤバスが複数の不連続ＥＳＤバス群を含む、請求項１に記載の集積回路構造。
  4. 前記共通ＥＳＤバスが複数のチップ端外にまたは複数のチップ端内に形成される、請求項１に記載の集積回路構造。
  5. 前記回路領域が、前記ＥＳＤバス、前記複数のパッド群に隣接する少なくとも１つの救済領域を含む、請求項１に記載の集積回路構造。
  6. 前記共通ＥＳＤバスが前記複数のＥＳＤバスと平行である、請求項１に記載の集積回路構造。
  7. 回路領域と、
    複数のＥＳＤバスと、
    前記複数のＥＳＤバスに隣接して接続される複数のパッド群と、
    前記複数のパッド群の１つを別の１つに接続するように構成される複数のボンディングワイヤと
    を備える、集積回路構造。
  8. 前記回路領域が、前記複数のＥＳＤバスおよび前記複数のパッド群に隣接する少なくとも１つの救済領域を含む、請求項７に記載の集積回路構造。
  9. 前記複数のパッド群の各々が接続パッドを含み、前記複数のボンディングワイヤが、前記複数のパッド群の１つの前記接続パッドを前記複数のパッド群の別の１つの前記接続パッドに接続するように構成される、請求項７に記載の集積回路構造。
  10. 回路領域を形成するステップと、
    前記回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、
    前記複数のパッド群に隣接する共通ＥＳＤバスを形成するステップと、
    複数のボンディングワイヤによって前記共通ＥＳＤバスに前記複数のパッド群に対応する複数のパッドを接続するステップと
    を含む、集積回路構造の方法。
  11. 前記複数のパッド群の各々が少なくとも１つのパッドを含み、前記複数のボンディングワイヤが、前記少なくとも１つのパッドを前記共通ＥＳＤバスに接続するように構成される、請求項１０に記載の集積回路構造の方法。
  12. 前記共通ＥＳＤバスを複数のチップ端外にまたは複数のチップ端内に形成するステップ
    を更に含む、請求項１０に記載の集積回路構造の方法。
  13. 前記共通ＥＳＤバスが複数のＥＳＤバスと平行である、請求項１０に記載の集積回路構造の方法。
  14. 回路領域を形成するステップと、
    前記回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、
    前記回路領域を横切る複数のボンディングワイヤの１つによって前記複数のパッド群の１つを前記複数のパッド群の別の１つに接続するステップと
    を含む、集積回路構造の方法。
  15. 前記回路領域が、複数のＥＳＤバスおよび前記複数のパッド群に隣接する少なくとも１つの救済領域を含む、請求項１４に記載の集積回路構造の方法。
  16. 共通ＥＳＤバスが複数のＥＳＤバスおよび前記複数のパッド群と平行である、請求項１４に記載の集積回路構造の方法。
  17. 前記複数のパッド群の各々が接続パッドを含み、前記複数のボンディングワイヤが、前記複数のパッド群の１つの前記接続パッドを前記複数のパッド群の別の１つの前記接続パッドに接続するように構成される、請求項１４に記載の集積回路構造の方法。
JP2022123390A 2018-11-01 2022-08-02 集積回路静電気放電バス構造および関連方法 Active JP7378548B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022123390A JP7378548B2 (ja) 2018-11-01 2022-08-02 集積回路静電気放電バス構造および関連方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021532504A JP7119230B2 (ja) 2018-11-01 2018-11-01 集積回路静電気放電バス構造および関連方法
PCT/CN2018/113271 WO2020087427A1 (en) 2018-11-01 2018-11-01 Integrated circuit electrostatic discharge bus structure and related method
JP2022123390A JP7378548B2 (ja) 2018-11-01 2022-08-02 集積回路静電気放電バス構造および関連方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021532504A Division JP7119230B2 (ja) 2018-11-01 2018-11-01 集積回路静電気放電バス構造および関連方法

Publications (2)

Publication Number Publication Date
JP2022159354A true JP2022159354A (ja) 2022-10-17
JP7378548B2 JP7378548B2 (ja) 2023-11-13

Family

ID=66191847

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021532504A Active JP7119230B2 (ja) 2018-11-01 2018-11-01 集積回路静電気放電バス構造および関連方法
JP2022123390A Active JP7378548B2 (ja) 2018-11-01 2022-08-02 集積回路静電気放電バス構造および関連方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021532504A Active JP7119230B2 (ja) 2018-11-01 2018-11-01 集積回路静電気放電バス構造および関連方法

Country Status (7)

Country Link
US (1) US10879164B2 (ja)
EP (2) EP3844812B1 (ja)
JP (2) JP7119230B2 (ja)
KR (2) KR102515645B1 (ja)
CN (2) CN111199891B (ja)
TW (1) TWI701799B (ja)
WO (1) WO2020087427A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022236764A1 (zh) * 2021-05-13 2022-11-17 迪克创新科技有限公司 电子装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6352465A (ja) * 1986-08-22 1988-03-05 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
JP3228583B2 (ja) * 1992-03-31 2001-11-12 株式会社東芝 半導体集積回路装置
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
WO2000028664A2 (en) * 1998-11-12 2000-05-18 Broadcom Corporation Fully integrated tuner architecture
US6445039B1 (en) * 1998-11-12 2002-09-03 Broadcom Corporation System and method for ESD Protection
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
JP3236583B2 (ja) * 1999-06-24 2001-12-10 ローム株式会社 半導体集積回路装置
KR20020034470A (ko) * 2000-11-02 2002-05-09 박종섭 정전기 방전 보호 소자
US6770963B1 (en) * 2001-01-04 2004-08-03 Broadcom Corporation Multi-power ring chip scale package for system level integration
JP2003309130A (ja) 2002-04-17 2003-10-31 Sanyo Electric Co Ltd 半導体スイッチ回路装置
JP3940026B2 (ja) * 2002-05-23 2007-07-04 アルプス電気株式会社 電子回路ユニットの製造方法
CN101097304B (zh) * 2006-06-27 2011-07-13 中华映管股份有限公司 主动元件阵列母基板
US8079528B2 (en) * 2007-01-10 2011-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output pads placement for a smart card chip
GB2451439A (en) * 2007-07-30 2009-02-04 Toumaz Technology Ltd Electrostatic discharge prevention circuit
CN102054523A (zh) * 2009-11-04 2011-05-11 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
US9627337B2 (en) * 2011-03-31 2017-04-18 Novatek Microelectronics Corp. Integrated circuit device
JP2012235048A (ja) * 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
US9245852B2 (en) * 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
US9070700B2 (en) * 2011-11-04 2015-06-30 Broadcom Corporation Apparatus for electrostatic discharge protection and noise suppression in circuits
TWI508254B (zh) 2012-09-04 2015-11-11 Realtek Semiconductor Corp 積體電路
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
JP2014096521A (ja) * 2012-11-12 2014-05-22 Renesas Mobile Corp 半導体装置
US20160276265A1 (en) 2013-12-06 2016-09-22 Renesas Electronics Corporation Semiconductor device
JP6266444B2 (ja) * 2014-06-20 2018-01-24 ザインエレクトロニクス株式会社 半導体装置
TWI658564B (zh) * 2016-04-11 2019-05-01 力智電子股份有限公司 暫態電壓抑制積體電路
JP2018101736A (ja) 2016-12-21 2018-06-28 キヤノン株式会社 半導体装置

Also Published As

Publication number Publication date
KR20230047503A (ko) 2023-04-07
CN111199891B (zh) 2021-03-12
KR102515645B1 (ko) 2023-03-30
EP3844812B1 (en) 2024-01-03
CN109690769B (zh) 2019-12-10
EP3844812A1 (en) 2021-07-07
US10879164B2 (en) 2020-12-29
US20200144174A1 (en) 2020-05-07
TW202018906A (zh) 2020-05-16
EP4280267A2 (en) 2023-11-22
KR20210022678A (ko) 2021-03-03
WO2020087427A1 (en) 2020-05-07
JP7119230B2 (ja) 2022-08-16
CN111199891A (zh) 2020-05-26
EP3844812A4 (en) 2022-04-27
CN109690769A (zh) 2019-04-26
TWI701799B (zh) 2020-08-11
KR102584923B1 (ko) 2023-10-04
JP2021533581A (ja) 2021-12-02
JP7378548B2 (ja) 2023-11-13
EP4280267A3 (en) 2024-02-21

Similar Documents

Publication Publication Date Title
CN102760721B (zh) 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序
JP2022159354A (ja) 集積回路静電気放電バス構造および関連方法
JP2008009776A (ja) 半導体集積回路の設計方法、設計装置、半導体集積回路システム、半導体集積回路実装基板、パッケージ、半導体集積回路
CN100481347C (zh) 半导体集成电路
CN107180791A (zh) 半导体装置及其设计方法
US9847294B2 (en) Semiconductor device allowing metal layer routing formed directly under metal pad
JP6245295B2 (ja) 集積回路、その設計方法、設計装置、設計プログラム
WO2020087396A1 (zh) 电路板及芯片布局方法、计算设备
CN104582307A (zh) 一种器件封装处理方法及系统
CN106373958B (zh) 一种芯片结构
JP6223296B2 (ja) 半導体装置
CN103972215B (zh) 半导体装置
JP2010283386A (ja) 半導体集積回路及びｉ／ｏブロック配置方法
US8667445B2 (en) Power mesh management method
CN105718646A (zh) 一种版图绘制方法、装置、版图及设备
JP6498983B2 (ja) 半導体集積回路の設計支援装置及び設計支援方法
US6957401B2 (en) Integrated circuit (IC) having IC floorplan silhouette-like power supply net, and sea of supply (SoS) electronic design automation (EDA) tool for designing same
JP2013168558A (ja) 半導体装置
JP2011159660A (ja) 半導体集積回路、半導体集積回路の設計方法
KR20140030607A (ko) 본딩 패드 및 이를 포함하는 반도체 장치
JP2004022759A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220809

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231031

R150 Certificate of patent or registration of utility model

Ref document number: 7378548

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150