JP2022159354A - Integrated circuit electrostatic discharge bus structure and related method - Google Patents
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Abstract
Description
本発明は、集積回路構造および関連方法に関し、より詳細には、集積回路静電気放電バス構造および関連方法に関する。 The present invention relates to integrated circuit structures and related methods, and more particularly to integrated circuit electrostatic discharge bus structures and related methods.
図1に示されるような集積回路静電気放電(以降ESDと略記)構造1のために、I/O(入出力)パッド12が特定の配列および位置に基づいて複数のチップ端13内の回路領域10の周りに配置されており、I/Oパッド12の配置は一定の範囲内で調節可能である。
For an integrated circuit electrostatic discharge (ESD)
一般に、I/Oパッド12間の空きスペースにフィラーセルF1およびF2を配置し、フィラーセルF1およびF2を静電気放電(ESD)バス11(例えば、グランドまたは系統電圧に接続されるレイアウトトレース)に接続することが普通であり、これが回路領域10の各部分を作成し、フィラーセルF1およびF2が連続ESDバスに接続されて、集積回路ESDバス構造1にESD保護を提供する。
Typically, filler cells F1 and F2 are placed in the empty space between I/
しかしながら、フィラーセルF1およびF2は、回路領域10の一部分を集積回路ESDバス構造1にとって無駄であるとする。更に、矩形形状を有する集積回路ESDバス構造1の厳しい要件下では、それは、内部回路レイアウト設計に対する柔軟性の欠如をもたらす。
However, filler cells F1 and F2 render a portion of
更に、不規則形状および種々の面積の回路があるとき、回路領域10は、不規則形状および種々の面積の回路を含むために増加されなければならず、これは生産費を増加させる。
Moreover, when there are circuits of irregular shape and different areas, the
したがって、回路領域を十分に使用する集積回路ESDバス構造および関連方法を提供することが望ましい。 Therefore, it would be desirable to provide an integrated circuit ESD bus structure and related method that makes efficient use of circuit area.
それゆえに、本発明の目的は、集積回路静電気放電バス構造および関連方法を提供することである。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide an integrated circuit electrostatic discharge bus structure and related method.
上記技術的目的を達成するために、本発明によれば、集積回路静電気放電(ESD)構造が提供され、回路領域と、複数の静電気放電バスと、複数のESDバスに隣接して接続される複数のパッド群と、共通ESDバスと、共通ESDバスに複数のパッド群を接続するように構成される複数のボンディングワイヤとを含む。 To achieve the above technical objectives, according to the present invention, an integrated circuit electrostatic discharge (ESD) structure is provided, adjacently connected to a circuit area, a plurality of electrostatic discharge buses, and a plurality of ESD buses. A plurality of pads, a common ESD bus, and a plurality of bonding wires configured to connect the plurality of pads to the common ESD bus.
上記技術的目的を達成するために、本発明によれば、集積回路静電気放電(ESD)構造が提供され、回路領域と、複数の静電気放電(ESD)バスと、複数のパッド群と、複数のパッド群の1つを別の1つに接続するように構成される複数のボンディングワイヤとを含む。 To achieve the above technical objectives, according to the present invention, an integrated circuit electrostatic discharge (ESD) structure is provided, comprising a circuit area, a plurality of electrostatic discharge (ESD) buses, a plurality of pad groups, and a plurality of and a plurality of bonding wires configured to connect one of the pads to another.
上記技術的目的を達成するために、本発明によれば、集積回路ESDバス構造の方法が提供され、回路領域を形成するステップと、回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、共通ESDバスを形成するステップと、複数のチップ端の1つを横切る複数のボンディングワイヤによって共通ESDバスに複数のパッド群に対応する複数のパッドを接続するステップとを含む。 To achieve the above technical objectives, according to the present invention, a method for integrated circuit ESD bus structure is provided, comprising the steps of forming a circuit area and a plurality of groups of pads corresponding to a plurality of discontinuous boundaries of the circuit area. forming a common ESD bus; and connecting a plurality of pads corresponding to a plurality of pad groups to the common ESD bus by a plurality of bonding wires across one of the plurality of chip edges. .
上記技術的目的を達成するために、本発明によれば、集積回路ESDバス構造の方法が提供され、回路領域を形成するステップと、回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、回路領域を横切る複数のボンディングワイヤの1つによって複数のパッド群の1つを複数のパッド群の別の1つに接続するステップとを含む。 To achieve the above technical objectives, according to the present invention, a method for integrated circuit ESD bus structure is provided, comprising the steps of forming a circuit area and a plurality of groups of pads corresponding to a plurality of discontinuous boundaries of the circuit area. and connecting one of the plurality of pads to another one of the plurality of pads by one of a plurality of bonding wires that traverse the circuit area.
本発明のこれらおよび他の目的は、当業者にとっては、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後におそらく明らかになるであろう。 These and other objects of the present invention will likely become apparent to those skilled in the art after reading the following detailed description of the preferred embodiments illustrated in the various figures and drawings.
図2は、本発明の一実施形態に係る集積回路静電気放電(ESD)構造2の概要図である。集積回路ESDバス構造2は、回路領域20、複数のESDバスE1、E2およびE3、複数のパッド群G1、G2およびG3、共通ESDバス24、ならびに複数のボンディングワイヤ25を含む。
FIG. 2 is a schematic diagram of an integrated circuit electrostatic discharge (ESD)
回路領域20は複数のチップ端23によって形成され、例えば、4つのチップ端23が、回路領域20を含むように構成される矩形領域を形成する。回路領域20は複数の不連続境界B1、B2およびB3を含む。複数のESDバスE1、E2およびE3は、複数の不連続境界B1、B2およびB3に対応および隣接して、チップ端23内に形成される。
複数のパッド群G1、G2およびG3は、複数のESDバスE1、E2およびE3に隣接および接続して、チップ端23内に形成される。共通ESDバス24はチップ端23外に形成されるが、これに限定されない。共通ESDバス24は、一体に形成されずに、複数の不連続ESDバス群を含んでよい。複数のボンディングワイヤ25は、チップ端23を横切って形成され、共通ESDバス24に複数のパッド群G1、G2およびG3を接続するように構成される。1つの実施形態において、共通ESDバス24は、複数のESDバスE1、E2およびE3ならびに複数のパッド群G1、G2およびG3と平行である。
A plurality of pad groups G1, G2 and G3 are formed within
複数のパッド群G1、G2およびG3の各々は少なくとも1つのパッド22を含んでおり、パッド22は、グランドまたは系統低電圧に接続される入出力パッドである。複数のボンディングワイヤ25の少なくとも1つが、少なくとも1つのパッド22を共通ESDバス24に接続するように構成される。1つの実施形態において、複数ボンディングワイヤ25が、共通ESDバス24にパッド群G1の複数パッド22を接続するように構成されてよく、これにより、パッド群G1と共通ESDバス24との間の伝導性を強化する多重接続を提供して、ESD保護を改善する。
Each of the plurality of pad groups G1, G2 and G3 includes at least one
そのような構造では、ボンディングワイヤ25を通じて共通ESDバス24にパッド群G1、G2およびG3のパッド22を接続することによって、不連続ESDバスE1、E2およびE3は互いに接続されてよく、これは、集積回路ESDバス構造2のために連続ESDバスを形成するのと等価である。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ESDバスE1およびE2(または、E2およびE3)間のスペースが回路素子で構成されて、集積回路ESDバス構造2を十分に使用し得る。
In such a structure, discontinuous ESD buses E1, E2 and E3 may be connected together by connecting
例えば、図1に示されるESDバス11ならびにフィラーセルF1およびF2は、図2において救済領域SA1およびSA2と置き換えられる。救済領域SA1は、ESDバスE1およびE2ならびにパッド群G1およびG2のパッド22に隣接する。救済領域SA2は、ESDバスE2およびE3ならびにパッド群G2およびG3のパッド22に隣接する。1つの実施形態において、共通ESDバス24は、チップ端23内に、かつ複数のパッド群G1、G2およびG3ならびに救済領域SA1およびSA2に隣接して形成される。
For example,
図3は、本発明の一実施形態に係る集積回路ESDバス構造3の概要図である。集積回路ESDバス構造3は、回路領域30、複数のESDバスE1、E2およびE3、複数のパッド群G1、G2およびG3、ならびに複数のボンディングワイヤ35を含む。
FIG. 3 is a schematic diagram of an integrated circuit
回路領域30は複数のチップ端33によって形成され、例えば、4つのチップ端33が、回路領域30を含む矩形領域を形成する。回路領域30は複数の不連続境界B1、B2およびB3を含む。複数のESDバスE1、E2およびE3は、複数の不連続境界B1、B2およびB3に対応および隣接して、チップ端33内に形成される。
複数の不連続ESDバスE1、E2およびE3は、チップ端33内に、かつ複数の不連続境界B1、B2およびB3に隣接して形成される。複数のパッド群G1、G2およびG3は、複数のESDバスE1、E2およびE3に隣接および接続して、チップ端33内に形成される。複数のボンディングワイヤ35は、回路領域30を横切って形成され、複数のパッド群G1、G2およびG3を1つの群から別の群に接続するように構成され、例えば、1つのボンディングワイヤ35がパッド群G1をパッド群G2に接続してよく、そして別のボンディングワイヤ35がパッド群G2をパッド群G3に接続してよい。
A plurality of discontinuous ESD buses E1, E2 and E3 are formed within
複数のパッド群G1、G2およびG3の各々は複数のパッド32を含んでおり、パッド32は、グランドまたは系統低電圧に接続される入出力パッドである。複数のボンディングワイヤ35は、1つの群のパッド32を別の群に接続するように構成される。複数のパッド群G1、G2およびG3の各々は接続パッド(例えば、パッド群G1の右端のパッド、パッド群G2の左右端のパッド、およびパッド群G3の左端のパッド)を含み、複数のボンディングワイヤ35は、複数のパッド群の1つの接続パッドを複数のパッド群の別の1つの接続パッドに接続するように構成される。例えば、ボンディングワイヤ35の1つがパッド群G1の右端のパッド32をパッド群G2の左端のパッド32に接続するように構成され、ボンディングワイヤ35の1つがパッド群G2の右端のパッド32をパッド群G3の左端のパッド32に接続するように構成されるが、これに限定されない。
Each of the plurality of pad groups G1, G2 and G3 includes a plurality of
そのような構造では、パッド群G1、G2およびG3のパッド32を1つの群から別の群に接続することによって、不連続ESDバスE1、E2およびE3は互いに接続されてよく、これは、集積回路ESDバス構造3のために連続ESDバスを形成するのと等価である。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ESDバスE1およびE2(または、E2およびE3)間のスペースが回路素子で構成されて、集積回路ESDバス構造3を十分に使用し得る。例えば、図1に示されるESDバス11ならびにフィラーセルF1およびF2は、図2において救済領域SA1およびSA2と置き換えられ、したがって回路領域20は、その面積を増加させることなく不規則形状および種々の面積の回路を含み得、これが生産費を節約する。
In such a structure, discontinuous ESD buses E1, E2 and E3 may be connected together by connecting
図4は、本発明の一実施形態に係る集積回路ESDバス構造工程4のフローチャートである。 FIG. 4 is a flow chart of an integrated circuit ESD bus structure step 4 according to one embodiment of the present invention.
ステップ40:回路領域を形成する。 Step 40: Form circuit regions.
ステップ41:複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群を形成する。 Step 41: Form a plurality of pad groups corresponding to a plurality of discontinuous boundaries of circuit regions within a plurality of chip edges.
ステップ42:複数のチップ端外の共通ESDバスを形成する。 Step 42: Form multiple off-chip-edge common ESD buses.
ステップ43:複数のチップ端を横切る複数のボンディングワイヤによって共通ESDバスに複数のパッド群に対応する複数のパッドを接続する。 Step 43: Connect a plurality of pads corresponding to a plurality of pad groups to a common ESD bus with a plurality of bonding wires across a plurality of chip edges.
ステップ40で、回路領域が形成され、ステップ41で、複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群が形成され、ステップ42で、複数のチップ端外の共通ESDバスが形成され、そしてステップ43で、複数のパッド群に対応する複数のパッドが複数のチップ端を横切る複数のボンディングワイヤによって共通ESDバスに接続される。集積回路ESDバス構造工程4によって、連続ESDバスが等価に形成され得、そして先行技術のフィラーセルが省略され得る。
At
図5は、本発明の一実施形態に係る集積回路ESDバス構造工程5のフローチャートである。
FIG. 5 is a flowchart of an integrated circuit ESD
ステップ50:回路領域を形成する。 Step 50: Form circuit regions.
ステップ51:複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群を形成する。 Step 51: Form a plurality of pad groups corresponding to a plurality of discontinuous boundaries of circuit regions within a plurality of chip edges.
ステップ52:複数のチップ端内の回路領域を横切る複数のボンディングワイヤによって複数のパッド群の1つおよび別の1つを接続する。 Step 52: Connect one and another of the plurality of pad groups by a plurality of bonding wires across circuit areas within the plurality of chip edges.
ステップ50で、回路領域が形成され、ステップ51で、複数のチップ端内の回路領域の複数の不連続境界に対応する複数のパッド群が形成され、そしてステップ52で、複数のパッド群の1つおよび別の1つが複数のチップ端内の回路領域を横切る複数のボンディングワイヤによって互いに接続される。集積回路ESDバス構造工程5によって、連続ESDバスが等価に形成され得、そして先行技術のフィラーセルが省略され得る。
At step 50 a circuit region is formed, at step 51 a plurality of pad groups corresponding to discontinuous boundaries of the circuit region within a plurality of chip edges is formed, and at
要約すれば、本発明は、連続ESDバスを等価に形成するように、ボンディングワイヤを活用して複数のパッド群の複数のパッドを接続する。結果として、本発明は、先行技術のフィラーセルを排除し得る。加えて、不連続ESDバス間のスペースが回路素子で構成されて、集積回路ESDバス構造を十分に使用し得る。 In summary, the present invention utilizes bonding wires to connect multiple pads of multiple pad groups to form an equivalent continuous ESD bus. As a result, the present invention can eliminate prior art filler cells. Additionally, the space between the discontinuous ESD buses can be made up of circuit elements to take full advantage of the integrated circuit ESD bus structure.
当業者は、本発明の教示を維持しつつ本装置および方法の多数の変更および修正がなされ得ることを直ちに認めるであろう。したがって、上記開示は、添付の特許請求の範囲によってのみ限定されると解釈されるべきである。 Those skilled in the art will readily observe that numerous modifications and alterations of the device and method may be made while retaining the teachings of the invention. Accordingly, the above disclosure should be construed as limited only by the appended claims.
2 集積回路ESDバス構造
3 集積回路ESDバス構造
20 回路領域
22 パッド
23 チップ端
24 共通ESDバス
25 ボンディングワイヤ
30 回路領域
32 パッド
33 チップ端
35 ボンディングワイヤ
B1、B2、B3 不連続境界
E1、E2、E3 ESDバス
G1、G2、G3 パッド群
SA1、SA2 救済領域
2 integrated circuit
Claims (17)
複数のESDバスと、
前記複数のESDバスに隣接して接続される複数のパッド群と、
前記複数のパッド群に隣接する共通ESDバスと、
前記共通ESDバスに前記複数のパッド群を接続するように構成される複数のボンディングワイヤと
を備える、集積回路構造。 a circuit area;
a plurality of ESD buses;
a plurality of pad groups connected adjacent to the plurality of ESD buses;
a common ESD bus adjacent to the plurality of pad groups;
and a plurality of bonding wires configured to connect the plurality of pads to the common ESD bus.
複数のESDバスと、
前記複数のESDバスに隣接して接続される複数のパッド群と、
前記複数のパッド群の1つを別の1つに接続するように構成される複数のボンディングワイヤと
を備える、集積回路構造。 a circuit area;
a plurality of ESD buses;
a plurality of pad groups connected adjacent to the plurality of ESD buses;
and a plurality of bonding wires configured to connect one of the plurality of pads to another.
前記回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、
前記複数のパッド群に隣接する共通ESDバスを形成するステップと、
複数のボンディングワイヤによって前記共通ESDバスに前記複数のパッド群に対応する複数のパッドを接続するステップと
を含む、集積回路構造の方法。 forming a circuit region;
forming a plurality of pad groups corresponding to a plurality of discontinuous boundaries of the circuit area;
forming a common ESD bus adjacent to the plurality of pads;
connecting a plurality of pads corresponding to the plurality of pad groups to the common ESD bus with a plurality of bonding wires.
を更に含む、請求項10に記載の集積回路構造の方法。 11. The integrated circuit structure method of claim 10, further comprising: forming said common ESD bus outside of multiple chip edges or within multiple chip edges.
前記回路領域の複数の不連続境界に対応する複数のパッド群を形成するステップと、
前記回路領域を横切る複数のボンディングワイヤの1つによって前記複数のパッド群の1つを前記複数のパッド群の別の1つに接続するステップと
を含む、集積回路構造の方法。 forming a circuit region;
forming a plurality of pad groups corresponding to a plurality of discontinuous boundaries of the circuit area;
connecting one of said plurality of pad groups to another one of said plurality of pad groups by one of a plurality of bonding wires traversing said circuit area.
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