JP2003309179A - 半導体集積回路及び半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体集積回路の静電気放電に対する耐圧を
向上させる。また、顧客固有の論理が搭載されるカスタ
ムＩＣにおいて、未使用領域を有効に活用する。 【解決手段】 静電破壊防止回路を有する複数の入出力
回路が、外部端子に並列に接続されている。これら入出
力回路のうち１つのみは内部回路に接続されている。こ
のため、外部端子を介して静電気放電を受けた場合、入
出力回路及び内部回路は、複数の静電破壊防止回路によ
り静電気放電から保護される。従って、半導体集積回路
の静電気放電に対する耐圧を向上できる。例えば、カス
タムＩＣにおいて、顧客の回路には使用されない入出力
回路を外部端子に並列に接続し、この入出力回路の静電
破壊防止回路を活用することで、未使用領域を有効に活
用できる。
向上させる。また、顧客固有の論理が搭載されるカスタ
ムＩＣにおいて、未使用領域を有効に活用する。 【解決手段】 静電破壊防止回路を有する複数の入出力
回路が、外部端子に並列に接続されている。これら入出
力回路のうち１つのみは内部回路に接続されている。こ
のため、外部端子を介して静電気放電を受けた場合、入
出力回路及び内部回路は、複数の静電破壊防止回路によ
り静電気放電から保護される。従って、半導体集積回路
の静電気放電に対する耐圧を向上できる。例えば、カス
タムＩＣにおいて、顧客の回路には使用されない入出力
回路を外部端子に並列に接続し、この入出力回路の静電
破壊防止回路を活用することで、未使用領域を有効に活
用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気放電から内
部回路及び入出力回路を保護するための静電破壊防止回
路を備えた半導体集積回路及び半導体装置に関する。
部回路及び入出力回路を保護するための静電破壊防止回
路を備えた半導体集積回路及び半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の各入出力回路には、静
電気放電を受けたときに内部回路及び入出力回路内の素
子を保護するための静電破壊防止回路が形成されてい
る。例えば、過大電流が端子を介して半導体集積回路に
流入した場合、この過大電流が内部回路に向けて流れず
に、静電破壊防止回路を経由して接地線等に流れること
で、内部回路及び入出力回路は保護される。一般に、内
部回路及び入出力回路の静電気放電に対する耐圧は、静
電破壊防止回路の面積が大きいほど高いと考えられてい
る。すなわち、内部回路及び入出力回路の静電気放電に
対する耐圧を向上させるためには、静電破壊防止回路の
面積を大きくする必要がある。
電気放電を受けたときに内部回路及び入出力回路内の素
子を保護するための静電破壊防止回路が形成されてい
る。例えば、過大電流が端子を介して半導体集積回路に
流入した場合、この過大電流が内部回路に向けて流れず
に、静電破壊防止回路を経由して接地線等に流れること
で、内部回路及び入出力回路は保護される。一般に、内
部回路及び入出力回路の静電気放電に対する耐圧は、静
電破壊防止回路の面積が大きいほど高いと考えられてい
る。すなわち、内部回路及び入出力回路の静電気放電に
対する耐圧を向上させるためには、静電破壊防止回路の
面積を大きくする必要がある。
【０００３】ゲートアレイ（gate array）及びエンベデ
ィドアレイ（embedded array）等のカスタムＩＣでは、
トランジスタ等の素子が予め形成されたベースウェハ
に、顧客仕様に応じて配線工程を実施することで、所望
の機能が実現される。ベースウェハは、トランジスタの
ゲート数及び端子数（入出力回路の数）に応じて、何種
類か用意されている。すなわち、ベースウェハごとに、
入出力回路の数は決められている。
ィドアレイ（embedded array）等のカスタムＩＣでは、
トランジスタ等の素子が予め形成されたベースウェハ
に、顧客仕様に応じて配線工程を実施することで、所望
の機能が実現される。ベースウェハは、トランジスタの
ゲート数及び端子数（入出力回路の数）に応じて、何種
類か用意されている。すなわち、ベースウェハごとに、
入出力回路の数は決められている。
【０００４】
【発明が解決しようとする課題】ゲートアレイ及びエン
ベディドアレイでは、顧客固有の論理が実現されるた
め、使用される外部端子の数は、顧客仕様に依存する。
すなわち、外部端子は必ずしも全て使用されるわけでは
なく、入出力回路の領域の一部は使用されない場合もあ
る。通常、使用されない入出力回路の領域に形成されて
いる素子は、配線工程において、素子の入力を所定の電
圧に固定することで非活性化される。従って、使用され
ない入出力回路の領域は、内部に静電破壊防止回路が形
成されず、単に未使用領域となっている。換言すれば、
使用されない入出力回路の領域においては、内部に素子
が形成されているにもかかわらず、その素子は有効に利
用されていない。
ベディドアレイでは、顧客固有の論理が実現されるた
め、使用される外部端子の数は、顧客仕様に依存する。
すなわち、外部端子は必ずしも全て使用されるわけでは
なく、入出力回路の領域の一部は使用されない場合もあ
る。通常、使用されない入出力回路の領域に形成されて
いる素子は、配線工程において、素子の入力を所定の電
圧に固定することで非活性化される。従って、使用され
ない入出力回路の領域は、内部に静電破壊防止回路が形
成されず、単に未使用領域となっている。換言すれば、
使用されない入出力回路の領域においては、内部に素子
が形成されているにもかかわらず、その素子は有効に利
用されていない。
【０００５】一方、内部回路及び入出力回路の静電気放
電に対する耐圧をさらに向上させたい場合、静電破壊防
止回路の面積を大きくする必要がある。この場合、再度
レイアウト設計を行う必要があり、半導体集積回路のチ
ップサイズは大きくなる。この結果、開発コスト及び製
造コストは増大する。本発明の目的は、半導体集積回路
の静電気放電に対する耐圧を向上させることである。
電に対する耐圧をさらに向上させたい場合、静電破壊防
止回路の面積を大きくする必要がある。この場合、再度
レイアウト設計を行う必要があり、半導体集積回路のチ
ップサイズは大きくなる。この結果、開発コスト及び製
造コストは増大する。本発明の目的は、半導体集積回路
の静電気放電に対する耐圧を向上させることである。
【０００６】本発明の別の目的は、ゲートアレイ及びエ
ンベディドアレイ等の半導体集積回路において、未使用
領域を有効に活用することである。
ンベディドアレイ等の半導体集積回路において、未使用
領域を有効に活用することである。
【０００７】
【課題を解決するための手段】請求項１〜請求項３の半
導体集積回路では、静電破壊防止回路を有する複数の入
出力回路のいずれかは、内部回路に接続されている。あ
るいは、静電破壊防止回路を有する複数の入出力回路の
いずれかは、外部端子に接続されている。すなわち、外
部端子は、複数の静電破壊防止回路に接続されている。
このため、外部端子を介して静電気放電を受けた場合、
入出力回路及び内部回路は、複数の静電破壊防止回路に
より静電気放電から保護される。従って、半導体集積回
路の静電気放電に対する耐圧を向上できる。
導体集積回路では、静電破壊防止回路を有する複数の入
出力回路のいずれかは、内部回路に接続されている。あ
るいは、静電破壊防止回路を有する複数の入出力回路の
いずれかは、外部端子に接続されている。すなわち、外
部端子は、複数の静電破壊防止回路に接続されている。
このため、外部端子を介して静電気放電を受けた場合、
入出力回路及び内部回路は、複数の静電破壊防止回路に
より静電気放電から保護される。従って、半導体集積回
路の静電気放電に対する耐圧を向上できる。
【０００８】例えば、ゲートアレイ及びエンベディドア
レイ等の半導体集積回路において、本来は使用されない
入出力回路（Ｉ／Ｏセル）を外部端子に並列に接続し、
この入出力回路の静電破壊防止回路を活用することで、
顧客固有の回路仕様により生じる未使用領域を有効に活
用できる。請求項４の半導体集積回路では、静電破壊防
止回路を有する複数の入出力回路は、外部端子と内部回
路との間に直列に接続されている。そして、直列に接続
されている入出力回路のいずれかに並列に静電破壊防止
回路を有する入出力回路が接続されている。このため、
外部端子を介して静電気放電を受けた場合、入出力回路
及び内部回路は、複数の静電破壊防止回路により静電気
放電から保護される。従って、半導体集積回路の静電気
放電に対する耐圧を向上できる。例えば、ゲートアレイ
及びエンベディドアレイ等の半導体集積回路において、
上述と同様に、未使用領域を有効に活用できる。
レイ等の半導体集積回路において、本来は使用されない
入出力回路（Ｉ／Ｏセル）を外部端子に並列に接続し、
この入出力回路の静電破壊防止回路を活用することで、
顧客固有の回路仕様により生じる未使用領域を有効に活
用できる。請求項４の半導体集積回路では、静電破壊防
止回路を有する複数の入出力回路は、外部端子と内部回
路との間に直列に接続されている。そして、直列に接続
されている入出力回路のいずれかに並列に静電破壊防止
回路を有する入出力回路が接続されている。このため、
外部端子を介して静電気放電を受けた場合、入出力回路
及び内部回路は、複数の静電破壊防止回路により静電気
放電から保護される。従って、半導体集積回路の静電気
放電に対する耐圧を向上できる。例えば、ゲートアレイ
及びエンベディドアレイ等の半導体集積回路において、
上述と同様に、未使用領域を有効に活用できる。
【０００９】請求項５の半導体装置は、パッケージ基板
上に半導体集積回路を搭載して形成されている。半導体
集積回路は、１つの外部端子と内部回路との間に接続さ
れ、静電破壊防止回路を有する複数の入出力回路を備え
ている。パッケージ基板には、半導体集積回路の外部端
子に接続されている静電破壊防止素子が配置されてい
る。このため、外部端子を介して静電気放電を受けた場
合、半導体集積回路は、入出力回路の静電破壊防止回路
だけでなく、パッケージ基板の静電破壊防止素子によっ
ても静電気放電から保護される。従って、半導体集積回
路の静電気放電に対する耐圧をさらに向上できる。
上に半導体集積回路を搭載して形成されている。半導体
集積回路は、１つの外部端子と内部回路との間に接続さ
れ、静電破壊防止回路を有する複数の入出力回路を備え
ている。パッケージ基板には、半導体集積回路の外部端
子に接続されている静電破壊防止素子が配置されてい
る。このため、外部端子を介して静電気放電を受けた場
合、半導体集積回路は、入出力回路の静電破壊防止回路
だけでなく、パッケージ基板の静電破壊防止素子によっ
ても静電気放電から保護される。従って、半導体集積回
路の静電気放電に対する耐圧をさらに向上できる。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路及び
半導体装置の第１の実施形態を示している。この実施形
態は、請求項１及び請求項２に対応している。半導体装
置８Ａは、パッケージ基板１０Ａ上に半導体集積回路１
２Ａを搭載することで構成されている。また、半導体装
置８Ａは、リード１６ａ、１６ｂ、１６ｃ、１６ｄ、１
６ｅ（外部端子）を有している。
用いて説明する。図１は、本発明の半導体集積回路及び
半導体装置の第１の実施形態を示している。この実施形
態は、請求項１及び請求項２に対応している。半導体装
置８Ａは、パッケージ基板１０Ａ上に半導体集積回路１
２Ａを搭載することで構成されている。また、半導体装
置８Ａは、リード１６ａ、１６ｂ、１６ｃ、１６ｄ、１
６ｅ（外部端子）を有している。
【００１１】半導体集積回路１２Ａは、エンベディドア
レイ（embedded array）として設計されている。エンベ
ディドアレイは、配線工程後にメモリやＭＰＵ（micro
processing unit）等が実現されるマクロセル部分を形
成したベースウェハに、他の論理部分をゲートアレイ手
法で集積する方式である。半導体集積回路１２Ａは、Ｉ
／Ｏセル１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ（入
出力回路）と、これらＩ／Ｏセル１８ａ〜１８ｅにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｃ、１４ｄ、
１４ｅと、内部回路２０とを有している。
レイ（embedded array）として設計されている。エンベ
ディドアレイは、配線工程後にメモリやＭＰＵ（micro
processing unit）等が実現されるマクロセル部分を形
成したベースウェハに、他の論理部分をゲートアレイ手
法で集積する方式である。半導体集積回路１２Ａは、Ｉ
／Ｏセル１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ（入
出力回路）と、これらＩ／Ｏセル１８ａ〜１８ｅにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｃ、１４ｄ、
１４ｅと、内部回路２０とを有している。
【００１２】内部回路２０に直接接続されるＩ／Ｏセル
１８ｃ、１８ｅにそれぞれ対応しているパッド１４ｃ、
１４ｅは、ボンディングワイヤを介してリード１６ｃ、
１６ｅにそれぞれ接続されている。内部回路２０に直接
接続されないＩ／Ｏセル１８ａ、１８ｂ、１８ｄにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｄは、リード
１６ａ、１６ｂ、１６ｄに接続されていない。
１８ｃ、１８ｅにそれぞれ対応しているパッド１４ｃ、
１４ｅは、ボンディングワイヤを介してリード１６ｃ、
１６ｅにそれぞれ接続されている。内部回路２０に直接
接続されないＩ／Ｏセル１８ａ、１８ｂ、１８ｄにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｄは、リード
１６ａ、１６ｂ、１６ｄに接続されていない。
【００１３】Ｉ／Ｏセル１８ａ、１８ｂは、ディジタル
信号の入出力用として形成されているので、双方向バッ
ファ２６を形成するための複数のトランジスタをそれぞ
れ有している。Ｉ／Ｏセル１８ｄ、１８ｅは、ディジタ
ル信号の入力用として形成されているので、入力バッフ
ァ２８を形成するための複数のトランジスタをそれぞれ
有している。上述したように、Ｉ／Ｏセル１８ａ、１８
ｂ、１８ｄは、内部回路２０に直接接続されない。この
ため、Ｉ／Ｏセル１８ａ、１８ｂ内の双方向バッファ２
６を形成するための複数のトランジスタ及びＩ／Ｏセル
１８ｄ内の入力バッファ２８を形成するための複数のト
ランジスタは、例えば、ゲート等が電源線ＶＣＣまたは
接地線ＶＳＳに接続されることで非活性化されている。
信号の入出力用として形成されているので、双方向バッ
ファ２６を形成するための複数のトランジスタをそれぞ
れ有している。Ｉ／Ｏセル１８ｄ、１８ｅは、ディジタ
ル信号の入力用として形成されているので、入力バッフ
ァ２８を形成するための複数のトランジスタをそれぞれ
有している。上述したように、Ｉ／Ｏセル１８ａ、１８
ｂ、１８ｄは、内部回路２０に直接接続されない。この
ため、Ｉ／Ｏセル１８ａ、１８ｂ内の双方向バッファ２
６を形成するための複数のトランジスタ及びＩ／Ｏセル
１８ｄ内の入力バッファ２８を形成するための複数のト
ランジスタは、例えば、ゲート等が電源線ＶＣＣまたは
接地線ＶＳＳに接続されることで非活性化されている。
【００１４】なお、双方向バッファ２６及び入力バッフ
ァ２８は、配線工程において、複数のｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタを相互に接続することで
構成される。配線の接続仕様により、プルアップ抵抗
付、プルダウン抵抗付等の双方向バッファ２６、及びイ
ンバータ型、クロック型、プルアップ抵抗付等の入力バ
ッファ２８が形成される。
ァ２８は、配線工程において、複数のｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタを相互に接続することで
構成される。配線の接続仕様により、プルアップ抵抗
付、プルダウン抵抗付等の双方向バッファ２６、及びイ
ンバータ型、クロック型、プルアップ抵抗付等の入力バ
ッファ２８が形成される。
【００１５】Ｉ／Ｏセル１８ｃは、アナログ信号の入力
用として形成されている。このため、Ｉ／Ｏセル１８ｃ
内には、バッファ回路を形成するためのトランジスタは
形成されていない。あるいは、Ｉ／Ｏセル１８ｃに形成
されているバッファ回路を構成するためのトランジスタ
は、非活性化されている。また、Ｉ／Ｏセル１８ａ〜１
８ｅは、静電破壊防止素子として２つのダイオード３４
及び抵抗３６をそれぞれ有している。本実施形態では、
電源線ＶＣＣと接地線ＶＳＳとの間に２つのダイオード
３４が直列に接続され、２つのダイオード３４の接続ノ
ードに抵抗３６の一端が接続されている。これにより、
Ｉ／Ｏセル１８ａ〜１８ｅ内に静電破壊防止回路３８が
それぞれ形成されている。各Ｉ／Ｏセル１８ａ、１８
ｂ、１８ｃ、１８ｄにおける２つのダイオード３４の接
続ノードは、パッド１４ｃに並列に接続されている。す
なわち、リード１６ｃ（外部端子）には、パッド１４ｃ
を介して４つの静電破壊防止回路３８が並列に接続され
ている。Ｉ／Ｏセル１８ｃの抵抗３６の他端は、内部回
路２０に接続されている。Ｉ／Ｏセル１８ａ、１８ｂ、
１８ｄの抵抗３６の他端は、開放されている。
用として形成されている。このため、Ｉ／Ｏセル１８ｃ
内には、バッファ回路を形成するためのトランジスタは
形成されていない。あるいは、Ｉ／Ｏセル１８ｃに形成
されているバッファ回路を構成するためのトランジスタ
は、非活性化されている。また、Ｉ／Ｏセル１８ａ〜１
８ｅは、静電破壊防止素子として２つのダイオード３４
及び抵抗３６をそれぞれ有している。本実施形態では、
電源線ＶＣＣと接地線ＶＳＳとの間に２つのダイオード
３４が直列に接続され、２つのダイオード３４の接続ノ
ードに抵抗３６の一端が接続されている。これにより、
Ｉ／Ｏセル１８ａ〜１８ｅ内に静電破壊防止回路３８が
それぞれ形成されている。各Ｉ／Ｏセル１８ａ、１８
ｂ、１８ｃ、１８ｄにおける２つのダイオード３４の接
続ノードは、パッド１４ｃに並列に接続されている。す
なわち、リード１６ｃ（外部端子）には、パッド１４ｃ
を介して４つの静電破壊防止回路３８が並列に接続され
ている。Ｉ／Ｏセル１８ｃの抵抗３６の他端は、内部回
路２０に接続されている。Ｉ／Ｏセル１８ａ、１８ｂ、
１８ｄの抵抗３６の他端は、開放されている。
【００１６】Ｉ／Ｏセル１８ｅにおける２つのダイオー
ド３４の接続ノードは、パッド１４ｅに接続されてい
る。Ｉ／Ｏセル１８ｅの抵抗３６の他端は、入力バッフ
ァ２８を介して内部回路２０に接続されている。なお、
パッド１４ｅは、図示しない別のＩ／Ｏセルの静電破壊
防止回路３８にも接続されている。上述したエンベディ
ドアレイでは、例えば、リード１６ｃを介して静電気放
電を受けた場合、Ｉ／Ｏセル１８ｃの静電破壊防止回路
３８だけでなく、他の３つの各静電破壊防止回路３８に
おけるダイオード３４の一方を経由して、接地線ＶＳＳ
からリード１６ｃに向けて、またはリード１６ｃから電
源線ＶＣＣに向けて電流は流れる。このため、内部回路
２０においてＩ／Ｏセル１８ｃに接続されている素子に
強電界がかかることは防止され、内部回路２０は保護さ
れる。
ド３４の接続ノードは、パッド１４ｅに接続されてい
る。Ｉ／Ｏセル１８ｅの抵抗３６の他端は、入力バッフ
ァ２８を介して内部回路２０に接続されている。なお、
パッド１４ｅは、図示しない別のＩ／Ｏセルの静電破壊
防止回路３８にも接続されている。上述したエンベディ
ドアレイでは、例えば、リード１６ｃを介して静電気放
電を受けた場合、Ｉ／Ｏセル１８ｃの静電破壊防止回路
３８だけでなく、他の３つの各静電破壊防止回路３８に
おけるダイオード３４の一方を経由して、接地線ＶＳＳ
からリード１６ｃに向けて、またはリード１６ｃから電
源線ＶＣＣに向けて電流は流れる。このため、内部回路
２０においてＩ／Ｏセル１８ｃに接続されている素子に
強電界がかかることは防止され、内部回路２０は保護さ
れる。
【００１７】同様に、リード１６ｅを介して静電気放電
を受けた場合、Ｉ／Ｏセル１８ｅの静電破壊防止回路３
８だけでなく、複数の静電破壊防止回路３８におけるダ
イオード３４の一方を経由して、接地線ＶＳＳからリー
ド１６ｅに向けて、またはリード１６ｅから電源線ＶＣ
Ｃに向けて電流は流れる。このため、Ｉ／Ｏセル１８ｅ
内の入力バッファ２８に強電界がかかることは防止さ
れ、入力バッファ２８は保護される。すなわち、半導体
集積回路１２Ａの静電気放電に対する耐圧は、従来より
高くなる。
を受けた場合、Ｉ／Ｏセル１８ｅの静電破壊防止回路３
８だけでなく、複数の静電破壊防止回路３８におけるダ
イオード３４の一方を経由して、接地線ＶＳＳからリー
ド１６ｅに向けて、またはリード１６ｅから電源線ＶＣ
Ｃに向けて電流は流れる。このため、Ｉ／Ｏセル１８ｅ
内の入力バッファ２８に強電界がかかることは防止さ
れ、入力バッファ２８は保護される。すなわち、半導体
集積回路１２Ａの静電気放電に対する耐圧は、従来より
高くなる。
【００１８】以上、第１の実施形態では、１つの外部端
子（リード１６ｃまたは１６ｅ）に複数のＩ／Ｏセル１
８ａ、１８ｂ、１８ｃ、１８ｄ（または１８ｅ他）を並
列に接続した。このため、１つの外部端子を介して静電
気放電を受けた場合、内部回路２０は、複数の静電破壊
防止回路３８により保護される。すなわち、半導体集積
回路１２Ａの静電気放電に対する耐圧を従来より向上で
きる。
子（リード１６ｃまたは１６ｅ）に複数のＩ／Ｏセル１
８ａ、１８ｂ、１８ｃ、１８ｄ（または１８ｅ他）を並
列に接続した。このため、１つの外部端子を介して静電
気放電を受けた場合、内部回路２０は、複数の静電破壊
防止回路３８により保護される。すなわち、半導体集積
回路１２Ａの静電気放電に対する耐圧を従来より向上で
きる。
【００１９】また、未使用のＩ／Ｏセル１８ａ、１８
ｂ、１８ｄを、内部回路２０に直接接続されるＩ／Ｏセ
ル１８ｃとともにリード１６ｃに並列に接続した。この
ため、従来は使用されなかった各Ｉ／Ｏセル１８ａ、１
８ｂ、１８ｄの２つのダイオード３４を、静電破壊防止
素子として活用できる。この結果、ゲートアレイ及びエ
ンベディドアレイ等の半導体集積回路において、顧客固
有の論理を実現することで生じるＩ／Ｏセルの未使用領
域を有効に活用できる。
ｂ、１８ｄを、内部回路２０に直接接続されるＩ／Ｏセ
ル１８ｃとともにリード１６ｃに並列に接続した。この
ため、従来は使用されなかった各Ｉ／Ｏセル１８ａ、１
８ｂ、１８ｄの２つのダイオード３４を、静電破壊防止
素子として活用できる。この結果、ゲートアレイ及びエ
ンベディドアレイ等の半導体集積回路において、顧客固
有の論理を実現することで生じるＩ／Ｏセルの未使用領
域を有効に活用できる。
【００２０】図２は、本発明の半導体集積回路及び半導
体装置の第２の実施形態を示している。この実施形態
は、請求項１、請求項２、及び請求項５に対応してい
る。第１の実施形態と同じ要素には同じ符号を付し、こ
れ等要素については詳細な説明を省略する。半導体装置
８Ｂは、パッケージ基板１０Ｂ上に半導体集積回路１２
Ｂを搭載することで構成されている。なお、半導体集積
回路１２Ｂは、エンベディドアレイとして設計されてい
る。
体装置の第２の実施形態を示している。この実施形態
は、請求項１、請求項２、及び請求項５に対応してい
る。第１の実施形態と同じ要素には同じ符号を付し、こ
れ等要素については詳細な説明を省略する。半導体装置
８Ｂは、パッケージ基板１０Ｂ上に半導体集積回路１２
Ｂを搭載することで構成されている。なお、半導体集積
回路１２Ｂは、エンベディドアレイとして設計されてい
る。
【００２１】本実施形態は、パッケージ基板１０Ｂが端
子４０ｆ、４０ｅ及び２つのダイオード４２（静電破壊
防止素子）を有していることと、第１の実施形態のＩ／
Ｏセル１４ｃの代わりに、入力バッファ２８及び静電破
壊防止回路３８を有するＩ／Ｏセル１４ｆが形成されて
いることを除いて、第１の実施形態と同じ構成である。
パッケージ基板１０Ｂにおいて、端子４０ｆ、４０ｅ
は、ダイオード４２を介して接地線ＶＳＳにそれぞれ接
続されている。また、端子４０ｆ、４０ｅは、Ｉ／Ｏセ
ル１８ｆ、１８ｅにそれぞれ対応しており、ボンディン
グワイヤを介してリード１６ｆ、１６ｅ（外部端子）に
それぞれ接続されている。
子４０ｆ、４０ｅ及び２つのダイオード４２（静電破壊
防止素子）を有していることと、第１の実施形態のＩ／
Ｏセル１４ｃの代わりに、入力バッファ２８及び静電破
壊防止回路３８を有するＩ／Ｏセル１４ｆが形成されて
いることを除いて、第１の実施形態と同じ構成である。
パッケージ基板１０Ｂにおいて、端子４０ｆ、４０ｅ
は、ダイオード４２を介して接地線ＶＳＳにそれぞれ接
続されている。また、端子４０ｆ、４０ｅは、Ｉ／Ｏセ
ル１８ｆ、１８ｅにそれぞれ対応しており、ボンディン
グワイヤを介してリード１６ｆ、１６ｅ（外部端子）に
それぞれ接続されている。
【００２２】半導体集積回路１２Ｂにおいて、内部回路
２０に直接接続されるＩ／Ｏセル１８ｆ、１８ｅにそれ
ぞれ対応しているパッド１４ｆ、１４ｅは、ボンディン
グワイヤを介してリード１６ｆ、１６ｅにそれぞれ接続
されている。Ｉ／Ｏセル１８ｆは、外部から入力される
ディジタル信号の入力用として形成されているため、入
力バッファ２８を形成するための複数のトランジスタを
有している。Ｉ／Ｏセル１８ｆにおいて、抵抗３６の他
端は、入力バッファ２８を介して内部回路２０に接続さ
れている。
２０に直接接続されるＩ／Ｏセル１８ｆ、１８ｅにそれ
ぞれ対応しているパッド１４ｆ、１４ｅは、ボンディン
グワイヤを介してリード１６ｆ、１６ｅにそれぞれ接続
されている。Ｉ／Ｏセル１８ｆは、外部から入力される
ディジタル信号の入力用として形成されているため、入
力バッファ２８を形成するための複数のトランジスタを
有している。Ｉ／Ｏセル１８ｆにおいて、抵抗３６の他
端は、入力バッファ２８を介して内部回路２０に接続さ
れている。
【００２３】第１の実施形態と同様に、各Ｉ／Ｏセル１
８ａ、１８ｂ、１８ｆ、１８ｄの静電破壊防止回路３８
は、パッド１４ｆを介してリード１６ｆ（外部端子）に
並列に接続されている。上述したエンベディドアレイで
は、例えば、リード１６ｆを介して静電気放電を受けた
場合、各Ｉ／Ｏセル１８ａ、１８ｂ、１８ｆ、１８ｄの
静電破壊防止回路３８のダイオード３６の一方だけでな
く、パッケージ基板１０Ｂの端子４０ｆに接続されてい
るダイオード４２を経由して、接地線ＶＳＳからリード
１６ｆに向けて、またはリード１６ｆから電源線ＶＣＣ
に向けて電流は流れる。このため、Ｉ／Ｏセル１８ｆの
入力バッファ２８に強電界がかかることは防止され、入
力バッファ２８は保護される。
８ａ、１８ｂ、１８ｆ、１８ｄの静電破壊防止回路３８
は、パッド１４ｆを介してリード１６ｆ（外部端子）に
並列に接続されている。上述したエンベディドアレイで
は、例えば、リード１６ｆを介して静電気放電を受けた
場合、各Ｉ／Ｏセル１８ａ、１８ｂ、１８ｆ、１８ｄの
静電破壊防止回路３８のダイオード３６の一方だけでな
く、パッケージ基板１０Ｂの端子４０ｆに接続されてい
るダイオード４２を経由して、接地線ＶＳＳからリード
１６ｆに向けて、またはリード１６ｆから電源線ＶＣＣ
に向けて電流は流れる。このため、Ｉ／Ｏセル１８ｆの
入力バッファ２８に強電界がかかることは防止され、入
力バッファ２８は保護される。
【００２４】同様に、リード１６ｅを介して静電気放電
を受けた場合、複数の静電破壊防止回路３８だけでな
く、端子４０ｅに接続されているダイオード４２を経由
して、接地線ＶＳＳからリード１６ｅに向けて、または
リード１６ｅから電源線ＶＣＣ向けて電流は流れる。こ
のため、Ｉ／Ｏセル１８ｅの入力バッファ２８に強電界
がかかることは防止され、入力バッファ２８は保護され
る。すなわち、半導体集積回路１２Ｂの静電気放電に対
する耐圧は、さらに高くなる。
を受けた場合、複数の静電破壊防止回路３８だけでな
く、端子４０ｅに接続されているダイオード４２を経由
して、接地線ＶＳＳからリード１６ｅに向けて、または
リード１６ｅから電源線ＶＣＣ向けて電流は流れる。こ
のため、Ｉ／Ｏセル１８ｅの入力バッファ２８に強電界
がかかることは防止され、入力バッファ２８は保護され
る。すなわち、半導体集積回路１２Ｂの静電気放電に対
する耐圧は、さらに高くなる。
【００２５】以上、第２の実施形態においても、上述し
た第１の実施形態と同様の効果を得ることができる。さ
らに、本実施形態では、パッケージ基板１０Ｂにダイオ
ード４２を配置し、これらダイオード４２を介して端子
４０ｆ、４０ｅを接地線ＶＳＳにそれぞれ接続した。こ
のため、半導体集積回路１２Ｂの静電気放電に対する耐
圧をさらに向上できる。
た第１の実施形態と同様の効果を得ることができる。さ
らに、本実施形態では、パッケージ基板１０Ｂにダイオ
ード４２を配置し、これらダイオード４２を介して端子
４０ｆ、４０ｅを接地線ＶＳＳにそれぞれ接続した。こ
のため、半導体集積回路１２Ｂの静電気放電に対する耐
圧をさらに向上できる。
【００２６】図３は、本発明の半導体集積回路及び半導
体装置の第３の実施形態を示している。この実施形態
は、請求項１、請求項３、及び請求項５に対応してい
る。第１及び第２の実施形態と同じ要素には同じ符号を
付し、これ等要素については詳細な説明を省略する。半
導体装置８Ｃは、パッケージ基板１０Ｃ上に半導体集積
回路１２Ｃを搭載することで構成されている。なお、半
導体集積回路１２Ｃは、エンベディドアレイとして設計
されている。
体装置の第３の実施形態を示している。この実施形態
は、請求項１、請求項３、及び請求項５に対応してい
る。第１及び第２の実施形態と同じ要素には同じ符号を
付し、これ等要素については詳細な説明を省略する。半
導体装置８Ｃは、パッケージ基板１０Ｃ上に半導体集積
回路１２Ｃを搭載することで構成されている。なお、半
導体集積回路１２Ｃは、エンベディドアレイとして設計
されている。
【００２７】本実施形態は、第２の実施形態のＩ／Ｏセ
ル１８ｆの代わりに、静電破壊防止回路３８及び出力バ
ッファ４４を有するＩ／Ｏセル１８ｈが形成されている
ことと、各Ｉ／Ｏセル１８ａ、１８ｂ、１８ｄにおける
２つのダイオード３４の接続ノードが、Ｉ／Ｏセル１８
ｆにおける静電破壊防止回路３８と出力バッファ４４と
の接続ノードに接続されていることを除いて、第２の実
施形態と同じ構成である。
ル１８ｆの代わりに、静電破壊防止回路３８及び出力バ
ッファ４４を有するＩ／Ｏセル１８ｈが形成されている
ことと、各Ｉ／Ｏセル１８ａ、１８ｂ、１８ｄにおける
２つのダイオード３４の接続ノードが、Ｉ／Ｏセル１８
ｆにおける静電破壊防止回路３８と出力バッファ４４と
の接続ノードに接続されていることを除いて、第２の実
施形態と同じ構成である。
【００２８】半導体集積回路１２Ｃにおいて、内部回路
２０に直接接続されるＩ／Ｏセル１８ｈ、１８ｅにそれ
ぞれ対応しているパッド１４ｈ、１４ｅは、ボンディン
グワイヤを介してリード１６ｈ、１６ｅにそれぞれ接続
されている。Ｉ／Ｏセル１８ｈは、内部回路２０から出
力されるディジタル信号の出力用として形成されている
ため、出力バッファ４４を形成するための複数のトラン
ジスタを有している。Ｉ／Ｏセル１８ｈにおいて、抵抗
３６は、出力バッファ４４を介して内部回路２０に接続
されている。
２０に直接接続されるＩ／Ｏセル１８ｈ、１８ｅにそれ
ぞれ対応しているパッド１４ｈ、１４ｅは、ボンディン
グワイヤを介してリード１６ｈ、１６ｅにそれぞれ接続
されている。Ｉ／Ｏセル１８ｈは、内部回路２０から出
力されるディジタル信号の出力用として形成されている
ため、出力バッファ４４を形成するための複数のトラン
ジスタを有している。Ｉ／Ｏセル１８ｈにおいて、抵抗
３６は、出力バッファ４４を介して内部回路２０に接続
されている。
【００２９】なお、出力バッファ４４は、配線工程にお
いて、複数のｐＭＯＳトランジスタ及びｎＭＯＳトラン
ジスタを相互に接続することで構成される。配線の接続
仕様により、インバータ型、スリーステート型等の出力
バッファ４４が形成される。以上、第３の実施形態にお
いても、上述した第１及び第２の実施形態と同様の効果
を得ることができる。
いて、複数のｐＭＯＳトランジスタ及びｎＭＯＳトラン
ジスタを相互に接続することで構成される。配線の接続
仕様により、インバータ型、スリーステート型等の出力
バッファ４４が形成される。以上、第３の実施形態にお
いても、上述した第１及び第２の実施形態と同様の効果
を得ることができる。
【００３０】図４は、本発明の半導体集積回路及び半導
体装置の第４の実施形態を示している。この実施形態
は、請求項５に対応している。第１、第２の実施形態と
同じ要素には同じ符号を付し、これ等要素については詳
細な説明を省略する。半導体装置８Ｄは、パッケージ基
板１０Ｄ上に半導体集積回路１２Ｄを搭載することで構
成されている。また、半導体装置８Ｄは、リード１６
ｂ、１６ｊ、１６ｅ（外部端子）を有している。
体装置の第４の実施形態を示している。この実施形態
は、請求項５に対応している。第１、第２の実施形態と
同じ要素には同じ符号を付し、これ等要素については詳
細な説明を省略する。半導体装置８Ｄは、パッケージ基
板１０Ｄ上に半導体集積回路１２Ｄを搭載することで構
成されている。また、半導体装置８Ｄは、リード１６
ｂ、１６ｊ、１６ｅ（外部端子）を有している。
【００３１】パッケージ基板１０Ｄは、Ｉ／Ｏセル１８
ｂ、１８ｅにそれぞれ対応する端子４０ｂ、４０ｅと、
２つのダイオード４２（静電破壊防止素子）とを有して
いる。端子４０ｂ、４０ｅは、ダイオード４２を介して
接地線ＶＳＳにそれぞれ接続されているとともに、ボン
ディングワイヤを介してリード１６ｂ、１６ｅにそれぞ
れ接続されている。
ｂ、１８ｅにそれぞれ対応する端子４０ｂ、４０ｅと、
２つのダイオード４２（静電破壊防止素子）とを有して
いる。端子４０ｂ、４０ｅは、ダイオード４２を介して
接地線ＶＳＳにそれぞれ接続されているとともに、ボン
ディングワイヤを介してリード１６ｂ、１６ｅにそれぞ
れ接続されている。
【００３２】半導体集積回路１２Ｄは、ゲートアレイ
（gate array）として設計されている。半導体集積回路
１２Ｄは、Ｉ／Ｏセル１８ｂ、１８ｊ、１８ｅと、これ
らＩ／Ｏセル１８ｂ、１８ｊ、１８ｅにそれぞれ対応す
るパッド１４ｂ、１４ｊ、１４ｅと、内部回路２０とを
有している。パッド１４ｂ、１４ｅは、ボンディングワ
イヤを介してリード１６ｂ、１６ｅにそれぞれ接続され
ている。パッド１４ｊは、リード１６ｊに接続されてい
ない。
（gate array）として設計されている。半導体集積回路
１２Ｄは、Ｉ／Ｏセル１８ｂ、１８ｊ、１８ｅと、これ
らＩ／Ｏセル１８ｂ、１８ｊ、１８ｅにそれぞれ対応す
るパッド１４ｂ、１４ｊ、１４ｅと、内部回路２０とを
有している。パッド１４ｂ、１４ｅは、ボンディングワ
イヤを介してリード１６ｂ、１６ｅにそれぞれ接続され
ている。パッド１４ｊは、リード１６ｊに接続されてい
ない。
【００３３】Ｉ／Ｏセル１８ｂ、１８ｊは、ディジタル
信号の入出力用として形成されているため、双方向バッ
ファ２６を形成するための複数のトランジスタをそれぞ
れ有している。また、Ｉ／Ｏセル１８ｂ、１８ｊ、１８
ｅは、静電破壊防止素子として２つのダイオード３４及
び抵抗３６をそれぞれ有している。本実施形態において
も、電源線ＶＣＣと接地線ＶＳＳとの間に２つのダイオ
ード３４が直列に接続され、２つのダイオード３４の接
続ノードに抵抗３６の一端が接続されている。これによ
り、Ｉ／Ｏセル１８ｂ、１８ｊ、１８ｅ内に静電破壊防
止回路３８がそれぞれ形成されている。
信号の入出力用として形成されているため、双方向バッ
ファ２６を形成するための複数のトランジスタをそれぞ
れ有している。また、Ｉ／Ｏセル１８ｂ、１８ｊ、１８
ｅは、静電破壊防止素子として２つのダイオード３４及
び抵抗３６をそれぞれ有している。本実施形態において
も、電源線ＶＣＣと接地線ＶＳＳとの間に２つのダイオ
ード３４が直列に接続され、２つのダイオード３４の接
続ノードに抵抗３６の一端が接続されている。これによ
り、Ｉ／Ｏセル１８ｂ、１８ｊ、１８ｅ内に静電破壊防
止回路３８がそれぞれ形成されている。
【００３４】各Ｉ／Ｏセル１８ｂ、１８ｊの静電破壊防
止回路３８及びＩ／Ｏセル１８ｊの双方向バッファ２６
は、パッド１４ｂと内部回路２０との間に直列に接続さ
れている。Ｉ／Ｏセル１８ｂ内の双方向バッファ２６を
形成するための複数のトランジスタは、使用されないの
で、非活性化されている。Ｉ／Ｏセル１８ｅにおける２
つのダイオード３４の接続ノードは、パッド１４ｅに接
続されている。Ｉ／Ｏセル１８ｅの抵抗３６の他端は、
入力バッファ２８を介して内部回路２０に接続されてい
る。なお、パッド１４ｅは、図示しない別のＩ／Ｏセル
の静電破壊防止回路３８にも接続されている。
止回路３８及びＩ／Ｏセル１８ｊの双方向バッファ２６
は、パッド１４ｂと内部回路２０との間に直列に接続さ
れている。Ｉ／Ｏセル１８ｂ内の双方向バッファ２６を
形成するための複数のトランジスタは、使用されないの
で、非活性化されている。Ｉ／Ｏセル１８ｅにおける２
つのダイオード３４の接続ノードは、パッド１４ｅに接
続されている。Ｉ／Ｏセル１８ｅの抵抗３６の他端は、
入力バッファ２８を介して内部回路２０に接続されてい
る。なお、パッド１４ｅは、図示しない別のＩ／Ｏセル
の静電破壊防止回路３８にも接続されている。
【００３５】上述したゲートアレイでは、例えば、リー
ド１６ｂを介して静電気放電を受けた場合、Ｉ／Ｏセル
１８ｂ、１８ｊの各静電破壊防止回路３８におけるダイ
オード３６の一方及び端子４０ｂに接続されているダイ
オード４２を経由して、接地線ＶＳＳからリード１６ｂ
に向けて、またはリード１６ｂから電源線ＶＣＣに向け
て電流は流れる。このため、Ｉ／Ｏセル１８ｊの双方向
バッファ２６に強電界がかかることは防止される。すな
わち、Ｉ／Ｏセル１８ｊの双方向バッファ２６は、Ｉ／
Ｏセル１８ｊの静電破壊防止回路３８だけでなく、Ｉ／
Ｏセル１８ｂの静電破壊防止回路３８及び端子４０ｂに
接続されているダイオード４２によっても保護される。
従って、半導体集積回路１２Ｄの静電気放電に対する耐
圧は、従来より高くなる。
ド１６ｂを介して静電気放電を受けた場合、Ｉ／Ｏセル
１８ｂ、１８ｊの各静電破壊防止回路３８におけるダイ
オード３６の一方及び端子４０ｂに接続されているダイ
オード４２を経由して、接地線ＶＳＳからリード１６ｂ
に向けて、またはリード１６ｂから電源線ＶＣＣに向け
て電流は流れる。このため、Ｉ／Ｏセル１８ｊの双方向
バッファ２６に強電界がかかることは防止される。すな
わち、Ｉ／Ｏセル１８ｊの双方向バッファ２６は、Ｉ／
Ｏセル１８ｊの静電破壊防止回路３８だけでなく、Ｉ／
Ｏセル１８ｂの静電破壊防止回路３８及び端子４０ｂに
接続されているダイオード４２によっても保護される。
従って、半導体集積回路１２Ｄの静電気放電に対する耐
圧は、従来より高くなる。
【００３６】なお、リード１６ｅを介して静電気放電を
受けた場合、Ｉ／Ｏセル１８ｅの入力バッファ２８は、
第２の実施形態と同様に保護される。以上、第４の実施
形態では、Ｉ／Ｏセル１８ｂ、１８ｊの静電破壊防止回
路３８を、外部端子（リード１６ｂ）とＩ／Ｏセル１８
ｊの双方向バッファ２６との間に直列に接続した。この
ため、外部端子を介して静電気放電を受けた場合、Ｉ／
Ｏセル１８ｊの双方向バッファ２６は、２つの静電破壊
防止回路３８及び端子４０ｂに接続されているダイオー
ド４２により保護される。すなわち、半導体集積回路１
２Ｄの静電気放電に対する耐圧を従来より向上できる。
受けた場合、Ｉ／Ｏセル１８ｅの入力バッファ２８は、
第２の実施形態と同様に保護される。以上、第４の実施
形態では、Ｉ／Ｏセル１８ｂ、１８ｊの静電破壊防止回
路３８を、外部端子（リード１６ｂ）とＩ／Ｏセル１８
ｊの双方向バッファ２６との間に直列に接続した。この
ため、外部端子を介して静電気放電を受けた場合、Ｉ／
Ｏセル１８ｊの双方向バッファ２６は、２つの静電破壊
防止回路３８及び端子４０ｂに接続されているダイオー
ド４２により保護される。すなわち、半導体集積回路１
２Ｄの静電気放電に対する耐圧を従来より向上できる。
【００３７】また、未使用のＩ／Ｏセル１８ｂを、内部
回路２０に直接接続されるＩ／Ｏセル１８ｊとともに、
外部端子と内部回路２０との間に直列に接続した。この
ため、従来は使用されなかったＩ／Ｏセル１８ｂの２つ
のダイオード３４を、静電破壊防止素子として活用でき
る。この結果、ゲートアレイ及びエンベディドアレイ等
の半導体集積回路において、顧客固有の論理を実現する
ことで生じるＩ／Ｏセルの未使用領域を有効に活用でき
る。
回路２０に直接接続されるＩ／Ｏセル１８ｊとともに、
外部端子と内部回路２０との間に直列に接続した。この
ため、従来は使用されなかったＩ／Ｏセル１８ｂの２つ
のダイオード３４を、静電破壊防止素子として活用でき
る。この結果、ゲートアレイ及びエンベディドアレイ等
の半導体集積回路において、顧客固有の論理を実現する
ことで生じるＩ／Ｏセルの未使用領域を有効に活用でき
る。
【００３８】図５は、本発明の半導体集積回路及び半導
体装置の第５の実施形態を示している。この実施形態
は、請求項４及び請求項５に対応している。第１、第４
の実施形態と同じ要素には同じ符号を付し、これ等要素
については詳細な説明を省略する。半導体装置８Ｅは、
パッケージ基板１０Ｅ上に半導体集積回路１２Ｅを搭載
することで構成されている。なお、半導体集積回路１２
Ｅは、ゲートアレイとして設計されている。
体装置の第５の実施形態を示している。この実施形態
は、請求項４及び請求項５に対応している。第１、第４
の実施形態と同じ要素には同じ符号を付し、これ等要素
については詳細な説明を省略する。半導体装置８Ｅは、
パッケージ基板１０Ｅ上に半導体集積回路１２Ｅを搭載
することで構成されている。なお、半導体集積回路１２
Ｅは、ゲートアレイとして設計されている。
【００３９】本実施形態は、第４の実施形態のＩ／Ｏセ
ル１８ｊの代わりに、アナログ信号の出力用としてＩ／
Ｏセル１８ｃが形成されていることと、Ｉ／Ｏセル１８
ｂの静電破壊防止回路３８に、Ｉ／Ｏセル１８ａの静電
破壊防止回路３８が並列に接続されていることを除い
て、第４の実施形態と同じ構成である。Ｉ／Ｏセル１８
ｃにおいて、静電破壊防止回路３８の抵抗３６は、内部
回路２０に直接接続されている。また、Ｉ／Ｏセル１８
ａにおいて、静電破壊防止回路３８の抵抗３６の他端
は、開放されている。
ル１８ｊの代わりに、アナログ信号の出力用としてＩ／
Ｏセル１８ｃが形成されていることと、Ｉ／Ｏセル１８
ｂの静電破壊防止回路３８に、Ｉ／Ｏセル１８ａの静電
破壊防止回路３８が並列に接続されていることを除い
て、第４の実施形態と同じ構成である。Ｉ／Ｏセル１８
ｃにおいて、静電破壊防止回路３８の抵抗３６は、内部
回路２０に直接接続されている。また、Ｉ／Ｏセル１８
ａにおいて、静電破壊防止回路３８の抵抗３６の他端
は、開放されている。
【００４０】上述したゲートアレイでは、例えば、リー
ド１６ｂを介して静電気放電を受けた場合、端子４０ｂ
に接続されているダイオード４２及びパッド１４ｂと内
部回路２０との間に直列に接続されている２つの静電破
壊防止回路３８だけでなく、Ｉ／Ｏセル１８ａの静電破
壊防止回路３８によっても、内部回路２０に強電界がか
かることは防止される。すなわち、半導体集積回路１２
Ｅの静電気放電に対する耐圧は、さらに高くなる。
ド１６ｂを介して静電気放電を受けた場合、端子４０ｂ
に接続されているダイオード４２及びパッド１４ｂと内
部回路２０との間に直列に接続されている２つの静電破
壊防止回路３８だけでなく、Ｉ／Ｏセル１８ａの静電破
壊防止回路３８によっても、内部回路２０に強電界がか
かることは防止される。すなわち、半導体集積回路１２
Ｅの静電気放電に対する耐圧は、さらに高くなる。
【００４１】以上、第５の実施形態では、パッド１４ｂ
と内部回路２０との間に直列に接続されるＩ／Ｏセル１
８ｂに対して、さらにＩ／Ｏセル１８ａの静電破壊防止
回路３８を並列に接続した。このため、外部端子に接続
される静電破壊防止回路３８の数を多くでき、半導体集
積回路１２Ｅの静電気放電に対する耐圧をさらに向上で
きる。図６は、本発明の半導体集積回路及び半導体装置
の第６の実施形態を示している。この実施形態は、請求
項１、請求項２、及び請求項５に対応している。第１〜
第３の実施形態と同じ要素には同じ符号を付し、これ等
要素については詳細な説明を省略する。半導体装置８Ｆ
は、パッケージ基板１０Ｆ上に半導体集積回路１２Ｆを
搭載することで構成されている。また、半導体装置８Ｆ
は、リード１６ａ、１６ｆ、１６ｂ、１６ｈ、１６ｅ
（外部端子）を有している。
と内部回路２０との間に直列に接続されるＩ／Ｏセル１
８ｂに対して、さらにＩ／Ｏセル１８ａの静電破壊防止
回路３８を並列に接続した。このため、外部端子に接続
される静電破壊防止回路３８の数を多くでき、半導体集
積回路１２Ｅの静電気放電に対する耐圧をさらに向上で
きる。図６は、本発明の半導体集積回路及び半導体装置
の第６の実施形態を示している。この実施形態は、請求
項１、請求項２、及び請求項５に対応している。第１〜
第３の実施形態と同じ要素には同じ符号を付し、これ等
要素については詳細な説明を省略する。半導体装置８Ｆ
は、パッケージ基板１０Ｆ上に半導体集積回路１２Ｆを
搭載することで構成されている。また、半導体装置８Ｆ
は、リード１６ａ、１６ｆ、１６ｂ、１６ｈ、１６ｅ
（外部端子）を有している。
【００４２】パッケージ基板１０Ｆは、Ｉ／Ｏセル１８
ｆ、１８ｈにそれぞれ対応する端子４０ｆ、４０ｈと、
２つのダイオード４２とを有している。端子４０ｆ、４
０ｈは、ダイオード４２を介して接地線ＶＳＳにそれぞ
れ接続されているとともに、ボンディングワイヤを介し
てリード１６ｆ、１６ｈにそれぞれ接続されている。半
導体集積回路１２Ｆは、ゲートアレイとして設計されて
いる。半導体集積回路１２Ｆは、Ｉ／Ｏセル１８ａ、１
８ｆ、１８ｂ、１８ｈ、１８ｅと、これらＩ／Ｏセル１
８ａ、１８ｆ、１８ｂ、１８ｈ、１８ｅにそれぞれ対応
するパッド１４ａ、１４ｆ、１４ｂ、１４ｈ、１４ｅ
と、内部回路２０とを有している。
ｆ、１８ｈにそれぞれ対応する端子４０ｆ、４０ｈと、
２つのダイオード４２とを有している。端子４０ｆ、４
０ｈは、ダイオード４２を介して接地線ＶＳＳにそれぞ
れ接続されているとともに、ボンディングワイヤを介し
てリード１６ｆ、１６ｈにそれぞれ接続されている。半
導体集積回路１２Ｆは、ゲートアレイとして設計されて
いる。半導体集積回路１２Ｆは、Ｉ／Ｏセル１８ａ、１
８ｆ、１８ｂ、１８ｈ、１８ｅと、これらＩ／Ｏセル１
８ａ、１８ｆ、１８ｂ、１８ｈ、１８ｅにそれぞれ対応
するパッド１４ａ、１４ｆ、１４ｂ、１４ｈ、１４ｅ
と、内部回路２０とを有している。
【００４３】内部回路２０に直接接続されるＩ／Ｏセル
１８ｆ、１８ｈにそれぞれ対応しているパッド１４ｆ、
１４ｈは、ボンディングワイヤを介してリード１６ｆ、
１６ｈにそれぞれ接続されている。内部回路２０に直接
接続されないＩ／Ｏセル１８ａ、１８ｂ、１８ｅにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｅは、リード
１６ａ、１６ｂ、１６ｅに接続されていない。
１８ｆ、１８ｈにそれぞれ対応しているパッド１４ｆ、
１４ｈは、ボンディングワイヤを介してリード１６ｆ、
１６ｈにそれぞれ接続されている。内部回路２０に直接
接続されないＩ／Ｏセル１８ａ、１８ｂ、１８ｅにそれ
ぞれ対応するパッド１４ａ、１４ｂ、１４ｅは、リード
１６ａ、１６ｂ、１６ｅに接続されていない。
【００４４】Ｉ／Ｏセル１８ｆにおいて、抵抗３６は、
入力バッファ２６を介して内部回路２０に接続されてい
る。Ｉ／Ｏセル１８ｈにおいて、抵抗３６は、出力バッ
ファ４４を介して内部回路２０に接続されている。各Ｉ
／Ｏセル１８ａ、１８ｂ内の双方向バッファ２６を形成
するための複数のトランジスタ及びＩ／Ｏセル１８ｅ内
の入力バッファ２６を形成するための複数のトランジス
タは、使用されないので、非活性化されている。
入力バッファ２６を介して内部回路２０に接続されてい
る。Ｉ／Ｏセル１８ｈにおいて、抵抗３６は、出力バッ
ファ４４を介して内部回路２０に接続されている。各Ｉ
／Ｏセル１８ａ、１８ｂ内の双方向バッファ２６を形成
するための複数のトランジスタ及びＩ／Ｏセル１８ｅ内
の入力バッファ２６を形成するための複数のトランジス
タは、使用されないので、非活性化されている。
【００４５】一般に、半導体集積回路では、入力バッフ
ァは、出力バッファに比べて静電気放電に対する耐圧が
低い。従って、本実施形態では、入力バッファ２８に接
続される静電破壊防止回路３８の数を、出力バッファ４
４に接続される静電破壊防止回路３８の数より多くする
ことで、半導体集積回路１２Ｆ全体での静電気放電に対
する耐圧を高くしている。具体的には、Ｉ／Ｏセル１８
ｆの入力バッファ２８は、３つの静電破壊防止回路３８
及びダイオード４２により保護され、Ｉ／Ｏセル１８ｈ
の出力バッファ４４は、２つの静電破壊防止回路３８及
びダイオード４２により保護されている。
ァは、出力バッファに比べて静電気放電に対する耐圧が
低い。従って、本実施形態では、入力バッファ２８に接
続される静電破壊防止回路３８の数を、出力バッファ４
４に接続される静電破壊防止回路３８の数より多くする
ことで、半導体集積回路１２Ｆ全体での静電気放電に対
する耐圧を高くしている。具体的には、Ｉ／Ｏセル１８
ｆの入力バッファ２８は、３つの静電破壊防止回路３８
及びダイオード４２により保護され、Ｉ／Ｏセル１８ｈ
の出力バッファ４４は、２つの静電破壊防止回路３８及
びダイオード４２により保護されている。
【００４６】以上、第６の実施形態においても上述した
第２の実施形態と同様の効果を得ることができる。さら
に、本実施形態では、入力バッファ２８に接続される静
電破壊防止回路３８の数を、出力バッファ４４に接続さ
れる静電破壊防止回路３８の数より多くした。このた
め、半導体集積回路１２Ｆ全体での静電気放電に対する
耐圧を高くできる。
第２の実施形態と同様の効果を得ることができる。さら
に、本実施形態では、入力バッファ２８に接続される静
電破壊防止回路３８の数を、出力バッファ４４に接続さ
れる静電破壊防止回路３８の数より多くした。このた
め、半導体集積回路１２Ｆ全体での静電気放電に対する
耐圧を高くできる。
【００４７】なお、上述した第１〜第６の実施形態で
は、本発明をゲートアレイまたはエンベディドアレイに
適用した例について述べた。本発明の半導体集積回路
は、ゲートアレイ及びエンベディドアレイに限定される
ものではない。例えば、本発明を、顧客仕様に応じて使
用されない入出力回路（Ｉ／Ｏセル）が生じる他のカス
タムＩＣに適用してもよい。
は、本発明をゲートアレイまたはエンベディドアレイに
適用した例について述べた。本発明の半導体集積回路
は、ゲートアレイ及びエンベディドアレイに限定される
ものではない。例えば、本発明を、顧客仕様に応じて使
用されない入出力回路（Ｉ／Ｏセル）が生じる他のカス
タムＩＣに適用してもよい。
【００４８】上述した第１〜第６の実施形態では、双方
向バッファ２６、入力バッファ２８、及び出力バッファ
４４は、ＣＭＯＳ回路で構成された例について述べた。
本発明のバッファはＣＭＯＳ回路に限定されるものでは
ない。例えば、Ｂｉ−ＣＭＯＳ回路、ＥＣＬ回路等によ
りこれらバッファを構成してもよい。上述した第４及び
第５の実施形態では、Ｉ／Ｏセル１４ｂにおける２つの
ダイオード３４の接続ノードを、抵抗３６を介してＩ／
Ｏセル１４ｊにおける２つのダイオード３４の接続ノー
ドに接続した例について述べた。本発明はかかる実施形
態に限定されるものではない。Ｉ／Ｏセル１４ｂにおけ
る２つのダイオード３４の接続ノードを、Ｉ／Ｏセル１
４ｊにおける２つのダイオード３４の接続ノードに直接
接続してもよい。
向バッファ２６、入力バッファ２８、及び出力バッファ
４４は、ＣＭＯＳ回路で構成された例について述べた。
本発明のバッファはＣＭＯＳ回路に限定されるものでは
ない。例えば、Ｂｉ−ＣＭＯＳ回路、ＥＣＬ回路等によ
りこれらバッファを構成してもよい。上述した第４及び
第５の実施形態では、Ｉ／Ｏセル１４ｂにおける２つの
ダイオード３４の接続ノードを、抵抗３６を介してＩ／
Ｏセル１４ｊにおける２つのダイオード３４の接続ノー
ドに接続した例について述べた。本発明はかかる実施形
態に限定されるものではない。Ｉ／Ｏセル１４ｂにおけ
る２つのダイオード３４の接続ノードを、Ｉ／Ｏセル１
４ｊにおける２つのダイオード３４の接続ノードに直接
接続してもよい。
【００４９】上述した第５の実施形態では、Ｉ／Ｏセル
１４ｂとパッド１４ｂとの接続ノードに、Ｉ／Ｏセル１
４ａを接続した例について述べた。本発明はかかる実施
形態に限定されるものではない。Ｉ／Ｏセル１４ｂと１
４ｃとの接続ノード、あるいはＩ／Ｏセル１４ｃと内部
回路との接続ノードに、Ｉ／Ｏセル１４ａを接続しても
よい。以上の実施形態において説明した発明を整理し
て、付記として開示する。
１４ｂとパッド１４ｂとの接続ノードに、Ｉ／Ｏセル１
４ａを接続した例について述べた。本発明はかかる実施
形態に限定されるものではない。Ｉ／Ｏセル１４ｂと１
４ｃとの接続ノード、あるいはＩ／Ｏセル１４ｃと内部
回路との接続ノードに、Ｉ／Ｏセル１４ａを接続しても
よい。以上の実施形態において説明した発明を整理し
て、付記として開示する。
【００５０】（付記１） 外部端子に接続され、静電破
壊防止回路をそれぞれ有する複数の入出力回路と、前記
入出力回路のいずれかに接続されている内部回路とを備
え、前記内部回路に接続されている前記入出力回路の静
電破壊防止回路は、少なくとも１つの別の入出力回路の
静電破壊防止回路に接続されていることを特徴とする半
導体集積回路。
壊防止回路をそれぞれ有する複数の入出力回路と、前記
入出力回路のいずれかに接続されている内部回路とを備
え、前記内部回路に接続されている前記入出力回路の静
電破壊防止回路は、少なくとも１つの別の入出力回路の
静電破壊防止回路に接続されていることを特徴とする半
導体集積回路。
【００５１】（付記２） 外部端子に並列に接続され、
静電破壊防止回路をそれぞれ有する複数の入出力回路
と、前記入出力回路のいずれかに接続されている内部回
路とを備えていることを特徴とする半導体集積回路。 （付記３） 内部回路に並列に接続され、静電破壊防止
回路をそれぞれ有する複数の入出力回路と、前記入出力
回路のいずれかに接続されている外部端子とを備えてい
ることを特徴とする半導体集積回路。
静電破壊防止回路をそれぞれ有する複数の入出力回路
と、前記入出力回路のいずれかに接続されている内部回
路とを備えていることを特徴とする半導体集積回路。 （付記３） 内部回路に並列に接続され、静電破壊防止
回路をそれぞれ有する複数の入出力回路と、前記入出力
回路のいずれかに接続されている外部端子とを備えてい
ることを特徴とする半導体集積回路。
【００５２】（付記４） 付記１〜付記３のいずれか1
項記載の半導体集積回路において、前記外部端子及び前
記内部回路に接続されている前記入出力回路は、前記外
部端子を介して受ける信号を前記内部回路に伝達する入
力バッファを備えていることを特徴とする半導体集積回
路。 （付記５） 付記１〜付記３のいずれか1項記載の半導
体集積回路において、前記外部端子及び前記内部回路に
接続されている前記入出力回路は、前記内部回路から出
力される信号を前記外部端子に伝達する出力バッファを
備えていることを特徴とする半導体集積回路。
項記載の半導体集積回路において、前記外部端子及び前
記内部回路に接続されている前記入出力回路は、前記外
部端子を介して受ける信号を前記内部回路に伝達する入
力バッファを備えていることを特徴とする半導体集積回
路。 （付記５） 付記１〜付記３のいずれか1項記載の半導
体集積回路において、前記外部端子及び前記内部回路に
接続されている前記入出力回路は、前記内部回路から出
力される信号を前記外部端子に伝達する出力バッファを
備えていることを特徴とする半導体集積回路。
【００５３】（付記６） 外部端子と内部回路との間に
直列に接続され、静電破壊防止回路をそれぞれ有する複
数の入出力回路と、前記入出力回路のいずれかに並列に
接続され、静電破壊防止回路を有する別の入出力回路と
を備えていることを特徴とする半導体集積回路。 （付記７） 付記６記載の半導体集積回路において、前
記外部端子と前記内部回路との間に直列に接続されてい
る前記入出力回路のいずれかは、前記外部端子を介して
受ける信号を前記内部回路に伝達する入力バッファを備
えていることを特徴とする半導体集積回路。
直列に接続され、静電破壊防止回路をそれぞれ有する複
数の入出力回路と、前記入出力回路のいずれかに並列に
接続され、静電破壊防止回路を有する別の入出力回路と
を備えていることを特徴とする半導体集積回路。 （付記７） 付記６記載の半導体集積回路において、前
記外部端子と前記内部回路との間に直列に接続されてい
る前記入出力回路のいずれかは、前記外部端子を介して
受ける信号を前記内部回路に伝達する入力バッファを備
えていることを特徴とする半導体集積回路。
【００５４】（付記８） 付記６記載の半導体集積回路
において、前記外部端子と前記内部回路との間に直列に
接続されている前記入出力回路のいずれかは、前記内部
回路から出力される信号を前記外部端子に伝達する出力
バッファを備えていることを特徴とする半導体集積回
路。 （付記９） 付記１〜付記３、及び付記６のいずれか１
項記載の半導体集積回路を搭載したパッケージ基板と、
前記パッケージ基板に配置され、前記外部端子に接続さ
れている静電破壊防止素子とを備えていることを特徴と
する半導体装置。
において、前記外部端子と前記内部回路との間に直列に
接続されている前記入出力回路のいずれかは、前記内部
回路から出力される信号を前記外部端子に伝達する出力
バッファを備えていることを特徴とする半導体集積回
路。 （付記９） 付記１〜付記３、及び付記６のいずれか１
項記載の半導体集積回路を搭載したパッケージ基板と、
前記パッケージ基板に配置され、前記外部端子に接続さ
れている静電破壊防止素子とを備えていることを特徴と
する半導体装置。
【００５５】
【発明の効果】本発明の半導体集積回路では、半導体集
積回路の静電気放電に対する耐圧を向上できる。また、
ゲートアレイ及びエンベディドアレイ等の半導体集積回
路において、顧客固有の回路仕様により生じる未使用領
域を有効に活用できる。
積回路の静電気放電に対する耐圧を向上できる。また、
ゲートアレイ及びエンベディドアレイ等の半導体集積回
路において、顧客固有の回路仕様により生じる未使用領
域を有効に活用できる。
【図１】本発明の半導体集積回路及び半導体装置の第１
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図２】本発明の半導体集積回路及び半導体装置の第２
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図３】本発明の半導体集積回路及び半導体装置の第３
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図４】本発明の半導体集積回路及び半導体装置の第４
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図５】本発明の半導体集積回路及び半導体装置の第５
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図６】本発明の半導体集積回路及び半導体装置の第６
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
８Ａ〜８Ｆ 半導体装置
１０Ａ〜１０Ｆ パッケージ基板
１２Ａ〜１２Ｆ 半導体集積回路
１４ａ〜１４ｊ パッド
１６ａ〜１６ｊ リード
１８ａ〜１８ｊ Ｉ／Ｏセル
２０ 内部回路
２６ 双方向バッファ
２８ 入力バッファ
３４ ダイオード
３６ 抵抗
３８ 静電破壊防止回路
４０ 端子
４２ ダイオード
４４ 出力バッファ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐藤 秀明
神奈川県川崎市高津区坂戸３丁目２番１号
富士通エルエスアイテクノロジ株式会社
内
(72)発明者 谷 弘明
神奈川県川崎市高津区坂戸３丁目２番１号
富士通エルエスアイテクノロジ株式会社
内
(72)発明者 小澤 直樹
神奈川県川崎市高津区坂戸３丁目２番１号
富士通エルエスアイテクノロジ株式会社
内
Ｆターム(参考） 5F038 BE07 BH02 BH05 BH13 CA04
CA10 DF01 DF04 EZ20
5F064 AA03 BB26 DD19 DD26 DD33
DD45
Claims (5)
- 【請求項１】 外部端子に接続され、静電破壊防止回路
をそれぞれ有する複数の入出力回路と、 前記入出力回路のいずれかに接続されている内部回路と
を備え、 前記内部回路に接続されている前記入出力回路の静電破
壊防止回路は、少なくとも１つの別の入出力回路の静電
破壊防止回路に接続されていることを特徴とする半導体
集積回路。 - 【請求項２】 外部端子に並列に接続され、静電破壊防
止回路をそれぞれ有する複数の入出力回路と、 前記入出力回路のいずれかに接続されている内部回路と
を備えていることを特徴とする半導体集積回路。 - 【請求項３】 内部回路に並列に接続され、静電破壊防
止回路をそれぞれ有する複数の入出力回路と、 前記入出力回路のいずれかに接続されている外部端子と
を備えていることを特徴とする半導体集積回路。 - 【請求項４】 外部端子と内部回路との間に直列に接続
され、静電破壊防止回路をそれぞれ有する複数の入出力
回路と、 前記入出力回路のいずれかに並列に接続され、静電破壊
防止回路を有する別の入出力回路とを備えていることを
特徴とする半導体集積回路。 - 【請求項５】 請求項１〜請求項４のいずれか１項記載
の半導体集積回路を搭載したパッケージ基板と、 前記パッケージ基板に配置され、前記外部端子に接続さ
れている静電破壊防止素子とを備えていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112986A JP2003309179A (ja) | 2002-04-16 | 2002-04-16 | 半導体集積回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002112986A JP2003309179A (ja) | 2002-04-16 | 2002-04-16 | 半導体集積回路及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309179A true JP2003309179A (ja) | 2003-10-31 |
Family
ID=29395296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002112986A Withdrawn JP2003309179A (ja) | 2002-04-16 | 2002-04-16 | 半導体集積回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003309179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053566A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置 |
| WO2015194482A1 (ja) * | 2014-06-20 | 2015-12-23 | ザインエレクトロニクス株式会社 | 半導体装置 |
-
2002
- 2002-04-16 JP JP2002112986A patent/JP2003309179A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053566A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置 |
| WO2015194482A1 (ja) * | 2014-06-20 | 2015-12-23 | ザインエレクトロニクス株式会社 | 半導体装置 |
| JP2016006837A (ja) * | 2014-06-20 | 2016-01-14 | ザインエレクトロニクス株式会社 | 半導体装置 |
| CN106415818A (zh) * | 2014-06-20 | 2017-02-15 | 哉英电子股份有限公司 | 半导体装置 |
| CN106415818B (zh) * | 2014-06-20 | 2019-06-25 | 哉英电子股份有限公司 | 半导体装置 |
| US10504860B2 (en) | 2014-06-20 | 2019-12-10 | Thine Electronics, Inc. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |