CN106415818B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106415818B
CN106415818B CN201580030527.1A CN201580030527A CN106415818B CN 106415818 B CN106415818 B CN 106415818B CN 201580030527 A CN201580030527 A CN 201580030527A CN 106415818 B CN106415818 B CN 106415818B
Authority
CN
China
Prior art keywords
terminal
circuit
wiring
semiconductor device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580030527.1A
Other languages
English (en)
Other versions
CN106415818A (zh
Inventor
久保俊一
大岛喜信
御手洗昌希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Publication of CN106415818A publication Critical patent/CN106415818A/zh
Application granted granted Critical
Publication of CN106415818B publication Critical patent/CN106415818B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05F—STATIC ELECTRICITY; NATURALLY-OCCURRING ELECTRICITY
    • H05F3/00—Carrying-off electrostatic charges

Abstract

半导体装置具有：串联连接的第1电路(1)及第2电路(2)；第1端子(T1)，其对第1电路(1)的第1电源线(DL1)提供第1电位；第2端子(T2)，其对第2电路(2)的第2电源线(DL2)提供第2电位；第3端子(T3)，其与第1电路(1)的信号传输线连接；以及保护电路，其与第3端子(T3)连接，在第3端子(T3)的电位相比于第(1)阈值升高的情况下，从第3端子(T3)向第4端子(T4)释放电流。第1电源线(DL1)和第2电源线(DL2)相分离，而且第4端子(T4)不与第1电源线(DL1)直接连接而与引线电连接。

Description

半导体装置
技术领域
本发明涉及改善了对ESD噪声的耐性的半导体装置。
背景技术
在可能产生“静电放电”(ESD：Electro Static Discharge)的环境下工作的半导体装置，优选降低ESD噪声的影响。因为在ESD噪声等输入模拟电路等中时，将产生元件损坏和错误动作。因此，以往提出了几种方法(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利第4978998号公报
发明内容
发明要解决的问题
但是，在将功能不同的第1电路和第2电路串联连接的情况下，降低ESD噪声等的影响用的研究尚未被公知。
本发明正是鉴于这种问题而完成的，其目的在于，提供能够降低ESD噪声等的影响的半导体装置。
用于解决问题的手段
为了解决上述目的问题，本发明的第1半导体装置是具有多条引线的半导体装置，其特征在于，该第1半导体装置具有：串联连接的第1电路及第2电路；第1端子，其对所述第1电路的第1电源线提供第1电位；第2端子，其对所述第2电路的第2电源线提供第2电位；第3端子，其与所述第1电路的信号传输线连接；以及第1保护电路，其与所述第3端子连接，在所述第3端子的电位相比于第1阈值升高的情况下，从所述第3端子向第4端子释放电流，所述第1电源线和所述第2电源线相分离，而且所述第4端子不与所述第1电源线直接连接，而与所述引线电连接。
第1电路的第1电源线和第2电路的第2电源线相分离，因而本来一方电位的变动对另一方造成的影响较小，能够稳定地进行电路动作。另一方面，在产生ESD噪声等使得第3端子的电位大幅上升的情况下，电流从第1保护电路流入第4端子，第1电路得到保护。但是，在将第4端子与第1电源线直接连接的情况下，第1电源线的电源电位变动，第1电路错误动作，并且在第1电路和第2电路之间的发送及接收中产生错误动作。因此，在该半导体装置中，第4端子不与第1电源线直接连接，而与引线连接。因此，在第1保护电路工作时，从第4端子输出的ESD噪声不会直接经由第1电源线流入第1电路，因而抑制第1电路的错误动作、第1电路和第2电路之间的发送及接收的错误动作。
另外，第2半导体装置的特征在于，该第2半导体装置具有：第1引线，其通过第1配线与所述第1端子连接；第4配线，其与所述第4端子连接；以及第1屏蔽配线，其位于所述第1配线和所述第4配线之间。
第1配线与第1电源线连接，因而当ESD噪声叠加于第1配线上时，第1电源线的电位变动，在第4配线与第1配线相邻的情况下，噪声容易叠加在第1配线上。其原因在于，在ESD噪声混入时，从第1保护电路向第4配线流过较大的噪声电流。在这种情况下，如果第1屏蔽配线配置在第1配线和第4配线之间，则能够将从第4配线朝向第1配线在空间中传送的电磁波切断，因此能够抑制第1电源线的电位的变动。
上述的电路结构不仅用于电源线，也能够用于地线等被提供固定电位的固定线，在应用两者的情况下，能够更有效地进行上述的错误动作抑制。
即，第3半导体装置的特征在于，该第3半导体装置具有：第5端子，其对所述第1电路的第1固定线提供第1固定电位；第6端子，其对所述第2电路的第2固定线提供第2固定电位；以及第2保护电路，其与所述第3端子连接，在所述第3端子的电位相比于第2阈值降低的情况下，从第7端子向所述第3端子流入电流，所述第1固定线和所述第2固定线相分离，而且所述第7端子在不经由所述第1固定线的情况下与所述引线电连接。
第1电路的第1固定线和第2电路的第2固定线相分离，因而本来一方电位的变动对另一方造成的影响较小，能够稳定地进行电路动作。另一方面，在产生ESD噪声等使得第3端子的电位大幅下降的情况下，电流从第2保护电路流入第7端子，第1电路得到保护。但是，在将第7端子与第1固定线直接连接的情况下，第1固定线的电位变动，第1电路错误动作，并且在第1电路和第2电路之间的发送及接收中产生错误动作。因此，在该半导体装置中，第7端子不与第1固定线直接连接，而与引线连接。因此，在第2保护电路工作时，从第7端子输出的ESD噪声不直接经由第1固定线流入第1电路，因而抑制第1电路的错误动作、第1电路和第2电路之间的发送及接收的错误动作。
第4半导体装置的特征在于，该第4半导体装置具有：第5引线，其经由第5配线与所述第5端子连接；第7配线，其与所述第7端子连接；以及第2屏蔽配线，其位于所述第5配线和所述第7配线之间。
第5配线与第1固定线连接，因而当ESD噪声叠加于第5配线上时，第1固定线的电位变动，在第5配线与第7配线相邻的情况下，噪声容易叠加在第7配线上。其原因是，在ESD噪声混入时，从第2保护电路向第7配线流过较大的噪声电流。在这种情况下，如果第2屏蔽配线配置在第5配线和第7配线之间，则能够将从第7配线朝向第5配线在空间中传送的电磁波切断，因此能够抑制第1固定线的电位的变动。
另外，第5半导体装置的特征在于，还具有将一对二极管极性相反地并联连接构成的第3保护电路，所述第3保护电路介于所述第1电源线和所述第4端子之间。
另外，第6半导体装置的特征在于，还具有将一对二极管极性相反地并联连接构成的第4保护电路，所述第4保护电路介于所述第1固定线和所述第7端子之间。
在制造半导体装置时，在ESD噪声输入第3端子的情况下，第3保护电路及/或第4保护电路能够消耗保护电路的输出电流，因此ESD噪声不会流入第1电路，第1电路得到保护。
发明效果
根据本发明的半导体装置，能够降低ESD噪声等的影响。
附图说明
图1是半导体装置的俯视图。
图2是半导体装置的仰视图。
图3是示出半导体装置的截面结构的图。
图4是示出第1电路的一例的电路图。
图5是示出第2电路的一例的电路图。
图6是半导体装置的俯视图。
图7是比较例的半导体装置的俯视图。
图8是示出接收差分输入时的半导体装置的输入侧的结构的图。
图9是第2(或者第3)保护电路的电路图。
具体实施方式
下面，对实施方式的半导体装置进行说明。另外，对相同的要素使用相同的标号，并省略重复说明。
图1是半导体装置的俯视图。
该半导体装置具有：半导体芯片10；晶片焊盘11，半导体芯片10固定于该晶片焊盘(die pad)11；多条引线(在该图中是10条)，其分开配置在晶片焊盘11的周围；以及封装体12，其用树脂对晶片焊盘11和引线进行模塑。另外，在图1中，去除位于引线上部的树脂模塑部分而进行图示，以便能观察能内部的连接关系。
图2是半导体装置的仰视图。在封装体12的背面中露出了四方形的晶片焊盘11的背面、各条引线的背面，因而能够经由晶片焊盘11和引线进行散热。
图3是示出半导体装置的截面结构的图。包括半导体芯片10、晶片焊盘11、封装体12及引线的半导体装置主体被固定在配线电路基板13上。配线电路基板13也可以是多层配线基板。半导体芯片10和各种引线(在该图中图示了输入引线INPUT和输出引线OUTPUT)经由键合线(配线)相连接。半导体芯片10埋设在树脂的封装体12的内部。
返回到图1，对电路结构进行说明。
该半导体装置具有多条引线，由在半导体芯片10的表面上形成的电极焊盘构成各种端子。在半导体芯片10的内部形成有串联连接的第1电路1及第2电路2，在第1电路1和第2电路2之间形成有缓冲电路3。在半导体芯片10的第1电路1的输入侧设有由二极管D1构成的第1保护电路和由二极管D2构成的第2保护电路。缓冲电路3用于在噪声较大时降低第1电路1和第2电路2的信号传递的错误判定，可以使用施密特缓冲器。
在半导体芯片10上隔着未图示的绝缘膜设有第1端子T1、第2端子T2、第3端子T3、第4端子T4、第5端子T5、第6端子T6、第7端子T7、第1屏蔽端子TS1、第2屏蔽端子TS2、第2电路侧端子T10。
另外，为了便于说明，对提供给引线的电压或者信号使用与引线相同的标号。即，假设对各引线VCC1、VCC2、GND1、GND2分别提供电位VCC1、VCC2、GND1、GND2。并且，对输入引线INPUT(第3引线)提供输入信号INPUT，从输出引线OUTPUT获取输出信号OUTPUT。
第1端子T1与第1电路1的第1电源线DL1连接，对其提供第1电位(VCC1)，并通过配线W1与第1引线VCC1连接。第2端子T2与第2电路2的第2电源线DL2连接，对其提供第2电位(VCC2)，并通过配线W2与第2引线VCC2连接。第3端子T3与第1电路1的信号传输线连接，并通过配线W3与输入引线INPUT连接。第4端子T4与二极管D1的阴极连接，并通过配线W4与引线VCC1连接。另外，各配线的电阻值比各引线的电阻值高。
第5端子T5与第1电路1的第1固定线GL1连接，对其提供第1固定电位(GND1：接地电位)，并经由配线W5与第5引线GND1连接。第6端子T6与第2电路2的第2固定线GL2连接，对其提供第2固定电位(GND2：接地电位)，并经由配线W6与第6引线GND2连接。第7端子T7与二极管D2的阳极连接，并经由配线W7与引线GND1连接。
第1屏蔽端子TS1经由第1屏蔽配线WS1与被固定为地电位的晶片焊盘11连接。第2屏蔽端子TS2经由第2屏蔽配线WS2与被固定为地电位的晶片焊盘11连接。
第2电路2的端子T10经由配线W10与输出引线OUTPUT连接。
在此，在假设ESD噪声叠加在输入引线INPUT上时，第3端子T3的电位大幅变化。由二极管D1构成的第1保护电路与第3端子T3连接，在第3端子T3的电位比第1阈值(二极管D1的阈值电压+第4端子T4的电位)升高的情况下，从第3端子T3向第4端子T4释放电流。另一方面，由二极管D2构成的第2保护电路在第3端子T3的电位比第2阈值(二极管D2的阈值电压+第7端子T7的电位)降低的情况下，电流从第7端子T7流入第3端子T3。
因此，通过第1及第2保护电路发挥作用，第1电路1的输入侧得到保护。
另外，第1电源线DL1和第2电源线DL2相分离，而且第4端子T4不与第1电源线DL1直接连接，而与引线VCC1电连接。并且，第1固定线GL1和第2固定线GL2相分离，而且第7端子T7在不经由第1固定线GL1的情况下与引线GND1电连接。
第1电路1的第1电源线DL1和第2电路2的第2电源线DL2相分离，因而本来一方电位的变动对另一方造成的影响较小，能够稳定地进行电路动作。另一方面，在产生ESD噪声等使得第3端子T3的电位大幅上升的情况下，电流从由二极管D1构成的保护电路流入第4端子T4，第1电路1得到保护。但是，在将第4端子T4与第1电源线DL1直接连接的情况下，第1电源线DL1的电源电位变动，第1电路1错误动作，并且在第1电路1和第2电路2之间的发送及接收中产生错误动作。
即，在图7所示的比较例的电路中，在ESD噪声叠加在第3端子T3上的情况下，从二极管D1输出的ESD噪声使第1电源线DL1的电位变动，使产生第1电路1中的错误动作。
在图1的实施方式的半导体装置中，第4端子T4不与第1电源线DL1直接连接，并且在不经由第1电源线DL1的情况下与引线VCC1连接。因此，在保护电路工作时，从第4端子T4输出的ESD噪声不会直接经由第1电源线DL1流入第1电路1，因而抑制第1电路1的错误动作、第1电路1和第2电路2之间的发送及接收的错误动作。
第1屏蔽配线WS1位于第1配线W1与第4配线W4之间。第1配线W1与第1电源线DL1连接，因而ESD噪声叠加在第1配线W1上时，第1电源线DL1的电位变动，在第1配线W1与第4配线W4相邻的情况下，噪声容易叠加在第1配线W1上。其原因是，在ESD噪声混入时，从第1保护电路向第4配线W4流过较大的噪声电流。在本例中，第1屏蔽配线WS1配置在第1配线W1和第4配线W4之间，因而能够将从第4配线W4朝向第1配线W1在空间中传送的电磁波切断，因此能够抑制第1电源线DL1的电位的变动。
上述电路结构不仅应用于电源线，也能够应用于被提供地线等固定电位的固定线，在应用两者的情况下，能够更有效地进行上述的错误动作抑制。
另外，第1电路1的第1固定线GL1和第2电路2的第2固定线GL2相分离，因而本来一方电位的变动对另一方造成的影响较小，能够稳定地进行电路动作。另一方面，在产生ESD噪声等而使得第3端子T3的电位大幅下降的情况下，电流从由二极管D2构成的第2保护电路流入第7端子T7，第1电路1得到保护。但是，在将第7端子T7与第1固定线GL1直接连接的情况下，第1固定线GL1的电位变动，第1电路1错误动作，并且在第1电路1和第2电路2之间的发送及接收中产生错误动作。
在本例的半导体装置中，第7端子T7不与第1固定线GL1直接连接，并且不通过第1固定线GL1而与引线GND1连接。因此，在由二极管D2构成的第2保护电路工作时，从第7端子T7输出的ESD噪声不直接经由第1固定线GL1流入第1电路1，因而抑制第1电路1的错误动作、第1电路1和第2电路2之间的发送及接收的错误动作。
第2屏蔽配线WS2位于第5配线W5和第7配线W7之间。第5配线W5与第1固定线GL1连接，因而在ESD噪声叠加在第5配线W5上时，第1固定线GL1的电位变动，在第5配线W5与第7配线W7相邻的情况下，噪声容易叠加在第7配线W7上。其原因是，在ESD噪声混入时，从由二极管D2构成的第2保护电路向第7配线W7流过较大的噪声电流。在这种情况下，如果第2屏蔽配线WS2配置在第5配线W5和第7配线W7之间，则能够将从第7配线W7朝向第5配线W5在空间中传送的电磁波切断，因此能够抑制第1固定线GL1的电位的变动。
上述第1电路1和第2电路2的电路结构没有特殊限定，也可以将第1电路1设为模拟电路，将第2电路2设为数字电路。例如，作为第1电路1可以举出放大器和PLL电路，作为第2电路2可以举出DSP(数字信号处理)电路、编码器(发送电路的情况)、解码器(接收电路的情况)、扰码器、解扰码器、打包器、拆包器、检错电路等。
图4是示出第1电路的一例的电路图。
如图所示，将晶体管Q1、Q2、Q3、Q4连接在第1电源线DL1和第1固定线GL1之间，由此作为将输入侧的信号传递到输出侧的放大器发挥作用。
图5是示出第2电路的一例的电路图。
电流镜电路连接在第2电源线DL2和第2固定线GL2之间。即，晶体管Q10和晶体管Q20串联连接在第2电源线DL2和第2固定线GL2之间，与它们并联地将晶体管Q30和晶体管Q40串联连接。上游侧的一对晶体管Q10和晶体管Q30的栅极共同连接，并连接于下游侧的晶体管Q20的上游位置。输入信号输入到晶体管Q20的栅极，参照电压Vref输入到晶体管Q40的栅极。晶体管Q20和晶体管Q40的下游侧的节点经由电流源IS与第2固定线GL2连接。根据输入到晶体管Q20的栅极的电位，输出侧的节点(晶体管Q30和晶体管Q40的连接点)的电位变动，将该电位作为输出信号输出到外部。
图6是半导体装置的俯视图。
具有将图1所示的输入引线INPUT和输出引线OUTPUT的位置相互置换的结构。在这种情况下，信号从输入引线INPUT输入，在第2电路2进行处理后的信号被输入第1电路1。例如，第2电路2是数字电路，第1电路1是模拟电路。在该半导体装置中，在ESD噪声经由输出引线OUTPUT混入第3端子T3的情况下，与上述电路一样地发挥作用。
图8是示出接收差分输入时的半导体装置的输入侧的结构的图。
也可以将上述的向第1电路1的输入设为差分输入。即，具有两个由图1中用标号100示出的输入部。图8中的一个输入部100和输入部100A的结构相同。彼此相辅的信号被输入这些输入部100、100A的输入端子，来自输入部100、100A的输出信号通过图1中的第3端子T3输入第1电路1。在这种情况下，第1电路1具有如下所示变形的结构。即，第1电路1具有一对晶体管QA、QB，来自各个输入部100、100A的相辅的输入信号输入各个晶体管QA、QB的栅极。各个晶体管QA、QB的一个端子分别经由电阻RA、RB与第1电源线DL1连接，另一个端子经由开关用的晶体管QC与第1固定线GL1连接。能够向晶体管QC的栅极提供适当的偏置电位Bias，根据对栅极的施加电压和偏置电位Bias，电流流过晶体管QA、QB。晶体管QB和电阻R2之间的节点与后面的第2电路2连接。在这种结构中，向晶体管QA、QB的输入部分的结构与上述电路相同，因而发挥与上述实施方式相同的作用，输入部分得到保护。
图9是第2(或者第3)保护电路的电路图。
在图1所示的第1电源线DL1或者第1固定线GL1的节点Pa与第1或者第2保护电路侧的节点Pb之间，还能够设置如图所示的保护电路。
即，第3保护电路是将一对二极管D10、D20极性相反地并联连接形成的，第3保护电路介于第1电源线DL1和第4端子T4之间。
第4保护电路是将一对二极管D10、D20极性相反地并联连接形成的，第4保护电路介于第1固定线GL1和第7端子T7之间。既可以设置第3保护电路和第4保护电路中任意一方，也可以设置双方。并且，二极管D10、D20可以使用稳压二极管构成双向二极管。在第3保护电路或者第4保护电路中，也能够将多个二极管串联地连接多段而构成第1二极管组，而且将与其相反极性的二极管串联地连接多段构成第2二极管组，将这些二极管组并联连接。
根据上述的结构，在制造半导体装置时，在ESD噪声输入第3端子的情况下，第3保护电路及/或第4保护电路能够消耗保护电路的输出电流，因此ESD噪声不会流入第1电路，第1电路得到保护。
具体而言，在装配器件时，在将保护电路(二极管D1、D2)经由配线W4、W7分别与引线VCC1、GND1焊接连接之前的阶段，而且是在将第1电路1经由配线W1、W5分别与引线VCC1、GND1焊接连接之前的阶段，不存在经由第1电源线DL1或者第1固定线GL1将保护电路(二极管D1、D2)和第1电路1连接的电流路径。在这种情况下，在ESD输入作为输入端子的第3端子T3的情况下，电流不会流过接地侧的第7端子T7或电源侧的第4端子，因而输入端子的电位上升，保护电路(二极管D1、D2)的输入部有可能损坏。为了抑制这种损坏，在电源侧及接地侧的节点P1和节点Pb之间设置如上所述的双向的二极管D10、D20。
标号说明
1第1电路；2第2电路；DL1第1电源线；DL2第2电源线；GL1第1固定线；GL2第2固定线。

Claims (8)

1.一种具有多条引线的半导体装置，其特征在于，
所述半导体装置具有：
串联连接的第1电路及第2电路；
第1端子，其对所述第1电路的第1电源线提供第1电位；
第2端子，其对所述第2电路的第2电源线提供第2电位；
第3端子，其与所述第1电路的信号传输线连接；以及
第1保护电路，其与所述第3端子连接，在所述第3端子的电位相比于第1阈值升高的情况下，从所述第3端子向第4端子释放电流，
所述第1电源线和所述第2电源线相分离，而且所述第4端子不与所述第1电源线直接连接，而与所述引线电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具有：
第1引线，其经由第1配线与所述第1端子连接；
第4配线，其与所述第4端子连接；以及
第1屏蔽配线，其位于所述第1配线和所述第4配线之间。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具有：
第5端子，其对所述第1电路的第1固定线提供第1固定电位；
第6端子，其对所述第2电路的第2固定线提供第2固定电位；以及
第2保护电路，其与所述第3端子连接，在所述第3端子的电位相比于第2阈值降低的情况下，从第7端子向所述第3端子流入电流，
所述第1固定线和所述第2固定线相分离，而且所述第7端子在不经由所述第1固定线的情况下与所述引线电连接。
4.根据权利要求2所述的半导体装置，其特征在于，
所述半导体装置还具有：
第5端子，其对所述第1电路的第1固定线提供第1固定电位；
第6端子，其对所述第2电路的第2固定线提供第2固定电位；以及
第2保护电路，其与所述第3端子连接，在所述第3端子的电位相比于第2阈值降低的情况下，从第7端子向所述第3端子流入电流，
所述第1固定线和所述第2固定线相分离，而且所述第7端子在不经由所述第1固定线的情况下与所述引线电连接。
5.根据权利要求3所述的半导体装置，其特征在于，
所述半导体装置还具有：
第5引线，其经由第5配线与所述第5端子连接；
第7配线，其与所述第7端子连接；以及
第2屏蔽配线，其位于所述第5配线和所述第7配线之间。
6.根据权利要求4所述的半导体装置，其特征在于，
所述半导体装置还具有：
第5引线，其经由第5配线与所述第5端子连接；
第7配线，其与所述第7端子连接；以及
第2屏蔽配线，其位于所述第5配线和所述第7配线之间。
7.根据权利要求1～6中任意一项所述的半导体装置，其特征在于，
所述半导体装置还具有将一对二极管极性相反地并联连接构成的第3保护电路，
所述第3保护电路介于所述第1电源线和所述第4端子之间。
8.根据权利要求3～6中任意一项所述的半导体装置，其特征在于，
所述半导体装置还具有将一对二极管极性相反地并联连接构成的第4保护电路，
所述第4保护电路介于所述第1固定线和所述第7端子之间。
CN201580030527.1A 2014-06-20 2015-06-12 半导体装置 Active CN106415818B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-127418 2014-06-20
JP2014127418A JP6266444B2 (ja) 2014-06-20 2014-06-20 半導体装置
PCT/JP2015/067055 WO2015194482A1 (ja) 2014-06-20 2015-06-12 半導体装置

Publications (2)

Publication Number Publication Date
CN106415818A CN106415818A (zh) 2017-02-15
CN106415818B true CN106415818B (zh) 2019-06-25

Family

ID=54935469

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580030527.1A Active CN106415818B (zh) 2014-06-20 2015-06-12 半导体装置

Country Status (4)

Country Link
US (1) US10504860B2 (zh)
JP (1) JP6266444B2 (zh)
CN (1) CN106415818B (zh)
WO (1) WO2015194482A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3640981A1 (en) * 2018-10-16 2020-04-22 IDT Inc. Integrated circuit with electrostatic discharge protection
EP3844812B1 (en) * 2018-11-01 2024-01-03 Yangtze Memory Technologies Co., Ltd. Integrated circuit electrostatic discharge bus structure and related method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1254187A (zh) * 1998-08-31 2000-05-24 佳能株式会社 半导体器件
JP2003309179A (ja) * 2002-04-16 2003-10-31 Fujitsu Ltd 半導体集積回路及び半導体装置
JP2004119883A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
WO2005088701A1 (ja) * 2004-03-12 2005-09-22 Rohm Co., Ltd 半導体装置
CN101258597A (zh) * 2005-07-08 2008-09-03 Nxp股份有限公司 具有静电放电保护的集成电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014460A (ja) * 1983-07-04 1985-01-25 Mitsubishi Electric Corp 半導体集積回路
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
US5061979A (en) * 1989-02-21 1991-10-29 Canon Kabushiki Kaisha Semiconductor photoelectric device having a matrix wiring section
JP2919566B2 (ja) * 1990-06-29 1999-07-12 沖電気工業株式会社 半導体装置
JPH04111350A (ja) * 1990-08-31 1992-04-13 Toshiba Corp 半導体装置
US6040968A (en) * 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
JP2001298157A (ja) * 2000-04-14 2001-10-26 Nec Corp 保護回路及びこれを搭載した半導体集積回路
JP2002110919A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 静電破壊保護回路
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
JP3902598B2 (ja) * 2004-02-19 2007-04-11 エルピーダメモリ株式会社 半導体回路装置
JP4822686B2 (ja) * 2004-10-15 2011-11-24 パナソニック株式会社 保護回路及びこれを搭載した半導体集積回路
JP5312849B2 (ja) * 2008-06-06 2013-10-09 ルネサスエレクトロニクス株式会社 集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1254187A (zh) * 1998-08-31 2000-05-24 佳能株式会社 半导体器件
JP2003309179A (ja) * 2002-04-16 2003-10-31 Fujitsu Ltd 半導体集積回路及び半導体装置
JP2004119883A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
WO2005088701A1 (ja) * 2004-03-12 2005-09-22 Rohm Co., Ltd 半導体装置
CN101258597A (zh) * 2005-07-08 2008-09-03 Nxp股份有限公司 具有静电放电保护的集成电路

Also Published As

Publication number Publication date
WO2015194482A1 (ja) 2015-12-23
US10504860B2 (en) 2019-12-10
JP2016006837A (ja) 2016-01-14
US20170133331A1 (en) 2017-05-11
JP6266444B2 (ja) 2018-01-24
CN106415818A (zh) 2017-02-15

Similar Documents

Publication Publication Date Title
CN100568658C (zh) 用于静电放电抑制的装置和系统
US10170919B2 (en) Battery protecting apparatus
TWI780310B (zh) 具有從保護匯流排耦接至接地的場效電晶體裝置的保護電路
US8630071B2 (en) ESD protection scheme for designs with positive, negative, and ground rails
CN102694533B (zh) 开关及使用了该开关的开关电路
JP6319509B2 (ja) 半導体装置
CN106415818B (zh) 半导体装置
TWI355016B (zh)
CN104051446B (zh) 一种多芯片瞬态电压抑制器及用于双信号线任意极瞬态电压或esd放电抑制方法
TWI580000B (zh) 靜電放電防護電路
TW200830534A (en) Semiconductor device
US7675723B2 (en) Transient to digital converters
US8737032B2 (en) Method for limiting an un-mirrored current and circuit therefor
CN107452734A (zh) 半导体器件
US5214562A (en) Electrostatic discharge protective circuit of shunting transistors
US20110102954A1 (en) Semiconductor integrated circuit
CN102810849B (zh) 欠压保护系统
US7542254B2 (en) Method for producing a protective assembly for protecting an electronic component from electrostatic discharge, and correspondingly configured electronic component
US10217717B2 (en) Distribution of electronic circuit power supply potentials
CN107359161A (zh) 半导体器件
CN103294089B (zh) 电子线路
JP2014241497A (ja) 半導体集積回路
JP3060951U (ja) サ―ジ電圧吸収回路
JP2007324291A (ja) 半導体集積装置
JP2003069409A (ja) インターフェイス回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant