CN1254187A - 半导体器件 - Google Patents

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Abstract

在衬底上有多个薄膜晶体管和矩阵布线的半导体器件中,为了防止屏板制造过程中的静电破坏和提高生产率,通过电阻电连接矩阵布线。

Description

半导体器件
本发明涉及半导体器件，特别涉及可适于带有TFT和光电转换装置的液晶屏板的半导体器件。
在TFT液晶板的制造技术得到发展和广泛使用配有诸如X射线图象拾取装置之类的光电转换元件的区域传感器的情况下，TFT板的尺寸目前正在迅速变大。伴随大尺寸板的趋势，图象节距也在变细，板的生产率也在下降。下降的原因可能有以下几点。
(1)由于板的尺寸变大，每块板的布线距离加长，布线断路概率上升。
(2)由于图象节距变细，每块板TFT的数量和每块板的布线交叉点的面积增加，短路概率上升。
(3)出现静电缺陷(ESD)。由于板的尺寸变大，与板接触的面积增加，以致因摩擦或剥离产生的静电量增加，使迅速和均匀的放电变得更困难。由于图象节距变细，图象交叉点的数量增加，使因ESD造成的缺陷板的概率上升。
由于这些原因，所以通过把共用电极偏置线和栅极线与金属线连接，或把共用电极偏置线、栅极线和传输线与金属线连接，使这些线有相同的电位，可以有效地缓解ESD的原因(3)。但是，在制造配有TFT矩阵板的半导体器件的中间处理时，需要隔离这些连接线。例如，可以由使用由树脂固化的金刚砂构成的刀片的切分(slicing)处理来完成这种隔离。由于切割金属线，所以会出现一些可靠性问题，例如由金属粒子或芯片造成的不正常布线，因金属膨胀造成的金属线的短路，因水或切分期间的加热造成的金属疲劳和腐蚀。
本发明的目的在于提供配有TFT矩阵板的半导体器件，该半导体器件在制造处理期间可以有效地防止ESD并可提高制造成品率。
本发明的另一目的在于提供半导体器件，通过把有期望电阻值的电阻插入在各布线之间，例如通过有期望电阻值的电阻互连布线，该半导体器件可以省略由切分处理实施的隔离处理，并且即使需要隔离处理，也可以在未形成金属布线的区域中完成隔离处理。
本发明的另一目的在于提供半导体器件，该半导体器件可以解决与在金属导体避免ESD中切分处理实施的隔离处理有关的问题，。
本发明的另一目的在于提供配有TFT矩阵板的半导体器件，通过用电阻电连接布线，该半导体器件可以维持防止ESD的效果，直至把板最终安装在装置上。
本发明的另一目的在于提供有在衬底上形成的多个薄膜晶体管和电容器的半导体器件，其中：多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；多个电容器的每一个的第二电极与共用电极偏置线连接；多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和将共用电极偏置线、多个栅极线和多个传输线电连接。
本发明的另一目的在于提供有在衬底上形成多个薄膜晶体管和电容器的半导体器件，其中：多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；多个电容器的每一个的第二电极与共用电极偏置线连接；多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；共用电极偏置线和多个栅极线电连接。
本发明的另一目的在于提供有在衬底上形成多个薄膜晶体管和相关布线的半导体器件，其中，布线相互垂直和水平地交叉排列，布线在各交叉点上被电隔离，布线通过电阻来连接。
根据本发明的半导体器件，共用电极偏置线和多个栅极线电连接，或多个栅极线和多个传输线电连接。由于共用电极偏置线和多个栅极线或共用电极偏置线、多个栅极线和多个传输线电连接，所以它们可以保持相同的电位。因此，可以避免在板制造过程中由静电产生的各连接线的ESD，可以改善生产率。
再有，根据本发明的半导体器件，由于用配有期望电阻值的电阻互连各线，所以不需要切分处理，而且即使需要切分处理，也可以沿半导体层完成，从而可以解决上述可靠性问题。
图1、4和8是表示本发明的半导体器件实例的简化等效电路。
图2、5、9、10是表示本发明的半导体器件实例的示意性平面图。
图3A和图3B是表示半导体器件工作实例的等效电路。
图6和图7是表示切分区域实例的示意性剖面图。
下面，参照附图说明本发明的实施例。
[第一实施例]
下面，参照附图说明本发明的第一实施例。图1是本发明第一实施例的半导体器件的简化等效电路，而图2是第一实施例的半导体器件的示意性平面图，表示该器件切分前半导体器件的切分区域和其简化等效电路。
如图1所示，本实施例的半导体器件包括切分的TFT矩阵板1，驱动器单元2，信号处理IC或源驱动器3和共用电极驱动器4。c11、c12、…表示电容器，该电容器显示施加偏置电压下由未示出的光电转换元件产生的电子和空穴的隔离状态。t11、t12、…表示TFT，该TFT相对于光电转换元件产生的迁移电荷起到开关作用。
光电转换元件区域包括：例如，在绝缘衬底上按这样的顺序分别连续重叠以下层，在绝缘衬底上通过真空淀积等经淀积铝、铬等形成的下电极层；由氮化硅或氧化硅等构成的绝缘层，用于阻止电子和空穴的通过；由非晶硅烷的本征半导体构成的半导体层；由n+型非晶硅构成的扩散阻止层，用于阻止空穴的扩散；和通过真空淀积等由淀积铝形成的绝缘层。
提供两组共用电极偏置线Vs，并把电阻Rvs-vs连接在两组之间。把电阻Rs连接在相邻的栅极线Vg之间，而把电阻Rvs-g连接在共用电极偏置线Vs和栅极线Vg之间。
如果选择第一行的第一栅极线Vg，那么将TFT(t11、t21、t31、…)的导通电压Vgh供给驱动器单元2的驱动器Dr.1，而将TFT的截止电压Vgl供给驱动器单元2的驱动器Dr.2和Dr.3。在驱动器Dr.1至Dr.3的各驱动器和对应于第一行TFT(t11、t21、t31、…)中的其中一个TFT之间连接电阻Ro，而在相邻的栅极线Vg之间连接由半导体层构成的电阻Rs。把电阻Rs的值这样设定，以致使对驱动器Dr.2的第一TFT(t12)的栅极施加的电压变得小于TFT的阈值电压Vth。如果按这种方式设定电阻Rs的值，那么除第一栅极线Vg外的TFT行将不导通。
下面，说明由半导体层构成的电阻Rs值的计算。假设把TFT(t11、t21、t31、…)的导通电压Vgh供给驱动器单元2的驱动器Dr.1，并把截止电压Vgl供给其它驱动器。图3A表示第一和第二栅极线Vg的等效电流。点a上的电位Va为：
Va＝Vgl+(Vgh-Vgl)·Ro/(Rs+2Ro)
图3B表示第一至第三栅极线Vg的等效电流。点a上的电位Va’为：
Va’＝Vgl+(Vgh-Vgl)·Ro/(Rs+Ro+R)
其中，R＝Ro(Rs+Ro)/(Rs+2Ro)
由于Va-Va’＝(Vgh-Vgl)·Ro/(Rs+2Ro)-(Vgh-Vgl)·R/(Rs+Ro+R)＞0，所以Va＞Va’。考虑到第一至第n行的栅极线Vg，在图3A所示点上的电压随栅极线数n的增加而降低。各栅极线Vg上的电位低于前面栅极线上的电位(例如，图3B中点b的电位Vb低于Va’)。因此，如果把电阻Rs的值设定得满足Va＜Vth，那么第二行的电压和以后栅极线Vg就变得低于与栅极线Vg数无关的Vth。就是说，把电阻Rs的值设定得满足：
Vgl+(Vgh-Vgl)·Ro/(Rs+2Ro)＜Vth，或
Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)
通过按这种方式设定电阻Rs的值，可以可靠地选择和控制各栅极线Vg。例如，如果把导通电压供给驱动器Dr.1，而把截止电压供给其它驱动器Dr.2、Dr.3、…，那么由于栅极电位低于Vth，所以与这些驱动器Dr.2、Dr.3、…连接的所有TFT都保持截止。
在本实施例中，假设Vgl≈-5V，Vgh≈15V，Vth≈2V，和Ro≈100Ω，把电阻Rs的值设定得满足：
Rs＞85.7
考虑到制造处理中的变化和裕度，最好把电阻Rs的值设定为约1MΩ。
电阻Rvs-g值的范围如下确定。
在控制因半导体中的光吸收产生的存储电子和空穴的期间，偏置线Vs上的共用电极偏置(存储偏置)为9V，而在控制消耗存储的电子和空穴期间，更新偏置(删除偏置)为3V。因此，栅极线(Vgh＝15V，Vgl＝-5V)与偏置线Vs之间的最大差为14V，该差小于偏置线Vs之间的偏置差(Vgh-Vgl＝20V)。如果把栅极线Vg的偏置施加点和栅极线Vg的偏置施加点之间的电阻Rvs-g的值设定得大于电阻Rs+Ro的值，那么就可以稳定地驱动TFT。例如，如果把导通电压Vgh供给与电阻Rvs-g连接的栅极线的TFT，那么这些TFT就导通，而如果把截止电压供给这些TFT，那么由于截止电压小于阈值电压，所以这些TFT被截止。就是说，当考虑栅极线上的驱动电压时，作为ESD的对策，把电阻Rvs-g的值设定得满足：
             Rvs-g＞Rs
在这种状态下，半导体器件按正常状态工作。
可以确认，如果偏置线Vs上的偏置变化在小于栅极线Vg和偏置线Vs之间偏置差的1％范围内，那么在没有ESD情况下，可以按正常状态驱动TFT。因此，把电阻Rvs-g的值设定得满足：
      Rvs-g＞100×Ro
如果按这种方式设定该值，那么可以把偏置变化抑制得小于1％，并按正常状态驱动TFT。
根据以上考虑，最好把电阻Rvs-g的值设定得满足以下两式：
    Rvs-g＞Rs和Rvs-g＞100×Ro。
在上述实例中，把该值设定得满足：
     Rvs-g＞10kΩ
同样，根据电阻Rvs-vs的值，如果偏置变化在小于两个独立组的偏置线Vs之间差的1％的范围内，那么TFT可按正常状态驱动。因此，把电阻Rvs-vs的值设定得满足：
      Rvs-vs＞100×Ro
在上述实例中，把该值设定得满足：
      Rvs-vs＞10kΩ
考虑到制造处理中的变化和裕度，最好把电阻Rvs-g和Rvs-vs的值设定为约10MΩ，该阻值充分满足上述公式。根据上述设定，可以可靠地控制各组偏置线和各栅极线。
可以避免在把板切分后板制造过程中由各组共用电极偏置线Vs和栅极线Vg之间的电荷电位差产生的板的ESD，可以改善生产率。
图2是根据第一实施例在切分处理前TFT矩阵板的等效电路。
两组共用电极偏置线Vs由电阻Rvs-vs连接。电阻Rs被连接在相邻的栅极线Vg之间，电阻Rs-s被连接在相邻的传输线Sig之间，而电阻Rvs-g被连接在共用电极偏置线Vs和栅极线Vg之间。因此，TFT板的所有栅极线Vg、偏置线Vs和传输线都被电连接，并总维持相同的电位。因此，可以避免在板制造过程中由布线之间的电荷电位差产生的板的ESD，可以改善生产率。
迁移由光电转换元件产生的电荷的传输线Sig通过半导体层互连，直至实施切分处理，在切分该板后，各个线被分隔。
[第二实施例]
下面，参照附图说明本发明的第二实施例。图4是本发明第二实施例的半导体器件的简化等效电路，而图5是第二实施例的半导体器件的示意平面图，表示在切分处理前半导体器件的切分区域和其简化等效电路。
如图4所示，本实施例的半导体器件包括切分的TFT矩阵板1，驱动器单元2，信号处理IC或源驱动器3和共用电极驱动器4。c11、c12、…表示显示液晶部分的电容器。t11、t12、…表示TFT，当把电场从源驱动器3供给液晶时，该TFT被用作开关。提供进行电隔离的两组共用电极偏置线Vs。把所有栅极线Vg、偏置线Vs和传输线Sig也进行电隔离。
图5是TFT矩阵板切分前第二实施例的TFT矩阵板的等效电路。
把共用电极偏置线按两组连接。在各组中，共用电极偏置线Vs、栅极线Vg和传输线Sig与各自的半导体层连接。该半导体层与金属布线连接，该金属布线排列在除形成包括TFT和电容器的显示元件区域外的区域中。
图6是表示板切分区域实例的示意剖面图。带有半导体层6和在绝缘衬底5上形成的金属布线7的板的TFT矩阵排列部分沿切分区域8在半导体层部分上被切分。在图5所示的与偏置线连接的各个半导体层、栅极线Vg和各组传输线Sig上，如图6所示，沿切分区域8切分该板。
图7是把板切分后板的切分位置的剖面图。TFT矩阵排列部分按半导体层部分切分。参考序号9表示切分的边缘。
[第三实施例]
下面，参照附图说明本发明的第三实施例。图8是本发明第三实施例的半导体器件的简化等效电路。
如图8所示，本实施例的半导体器件包括切分的TFT矩阵板1，驱动器单元2，信号处理IC或源驱动器3和共用电极驱动器4。c11、c12、…表示电容器，该电容器显示施加偏置电压下由未示出的光电转换元件产生的电子和空穴的隔离状态。t11、t12、…表示TFT，该TFT相对于光电转换元件产生的迁移电荷起到开关作用。
提供两组共用电极偏置线Vs，并通过多个布线供给偏置电压，以便降低各组共用电极偏置线Vs的布线电阻。把电阻Rvs-vs连接在两组共用电极偏置线之间。把电阻Rs连接在相邻的栅极线Vg之间，而把电阻Rvs-g连接在共用电极偏置线Vs和栅极线Vg之间。
如果选择第一行的第一栅极线Vg，那么TFT(t11、t21、t31、…)的导通电压供给驱动器单元2的Dr.1，而TFT的截止电压供给驱动器单元的Dr.2和Dr.3。电阻Ro被连接在驱动器Dr.1至Dr.3的各驱动器和对应第一行TFT(t11、t21、t31、…)中的一个TFT之间，而由半导体层构成的电阻Rs被连接在相邻的栅极线Vg之间。这样设定电阻Rs的值，以致由驱动器Dr.2的第一TFT(t12)的栅极供给的电压变得小于TFT阈值电压Vth。
如第一实施例所述，半导体层构成的电阻Rs的值为：
Vgl+(Vgh-Vgl)·Ro/(Rs+2Ro)＜Vth，或
Rs＞(Vgl+Vgh-2Vth)·Ro(Vth-Vgl)
通过按这种方式设定电阻Rs的值，可以稳定地选择和控制各栅极线Vg。例如，如果将导通电压供给驱动器Dr.1，而把截止电压供给其它驱动器Dr.2、Dr.3、…，那么由于栅极电位低于Vth，所以与这些驱动器Dr.2、Dr.3、…连接的所有TFT都保持截止。
在本实施例中，假设Vgl≈-5V，Vgh≈15V，Vth≈2V，和Ro≈100Ω，那么把电阻Rs的值设定为1MΩ，该电阻值满足：
Rs＞85.7Ω。
电阻Rvs-g值的范围如下确定。
在控制被迁移的存储电子和空穴的期间，偏置线Vs上的共用电极偏置(存储偏置)为9V，而在迁移后控制消耗存储的电子和空穴期间，更新偏置(删除偏置)为3V。因此，栅极线(Vgh＝15V，Vgl＝-5V)与偏置线Vs之间的最大差为14V，该差小于偏置线Vs之间的偏置差(Vgh-Vgl＝20V)。如果把栅极线Vg的偏置施加点和栅极线Vg的偏置施加点之间的电阻Rvs-g的值设定得大于电阻Rs+Ro的值，那么就可以稳定地驱动TFT。例如，如果把导通电压Vgh供给与电阻Rvs-g连接的栅极线的TFT，那么这些TFT就导通，而如果把截止电压供给这些TFT，那么由于截止电压小于阈值电压，所以这些TFT被截止。就是说，当考虑栅极线上的驱动电压时，作为ESD的对策，把电阻Rvs-g的值设定得满足：
Rvs-g＞Rs
这种情况下，半导体器件按正常状态工作。
可以确认，如果偏置线Vs上的偏置变化在小于栅极线Vg和偏置线Vs之间偏置差的1％范围内，那么在没有ESD情况下，可以按正常状态驱动TFT。因此，把电阻Rvs-g的值设定得满足：
    Rvs-g＞100×Ro
如果按这种方式设定该值，那么可以把偏置变化抑制得小于1％，并按正常状态驱动TFT。
根据以上考虑，最好把电阻Rvs-g的值设定得满足以下两式：
    Rvs-g＞Rs和Rvs-g＞100×Ro。
同样，利用电阻Rvs-vs的值，如果偏置变化在小于两个单独组的偏置线Vs之间偏置差的1％的范围内，那么可以按正常状态驱动TFT。因此，把电阻Rvs-vs的值设定得满足：
    Rvs-vs＞100Ro。
考虑到制造处理中的变化和裕度，最好把电阻Rvs-g和Rvs-vs的值设定为约10MΩ，该阻值充分满足上述公式。根据上述设定，可以可靠地控制各组偏置线和各栅极线。
可以避免在把板切分后板制造过程中由各组共用电极偏置线Vs和栅极线Vg之间的电荷电位差产生的板的ESD，可以改善生产率。
[第四实施例]
下面，参照附图说明本发明第四实施例。图9是本发明第四实施例的半导体器件的简化等效电路。
在图9中，c11、c12、…表示电容器，该电容器显示施加偏置电压下由未示出的光电转换元件产生的电子和空穴的隔离状态。t11、t12、…表示TFT，该TFT相对于光电转换元件产生的迁移电荷起到开关作用。
提供两组共用电极偏置线Vs。把电阻Rvs-vs连接在两组共用电极偏置线之间。把电阻Rs连接在相邻的栅极线Vg之间，而把电阻Rvs-g连接在共用电极偏置线Vs和栅极线Vg之间。
各布线设有检验焊盘10，在板检验处理期间，把偏置电压由探针等供给该检验焊盘，以在制造处理前判断半导体器件是否损坏。
如果选择第一行的第一栅极线Vg，那么TFT(t11、t21、t31、…)的导通电压从检验焊盘10施加给Dr.1，而TFT的截止电压从检验焊盘10施加给Dr.2和Dr.3。电阻Ro被连接在各检验焊盘和对应第一行TFT(t11、t21、t31、…)中的一个TFT之间，而有半导体层构成的电阻Rs被连接在相邻的栅极线Vg之间。这样设定电阻Rs的值，以致由Dr.2的第一TFT(t12)的栅极供给的电压变得小于TFT阈值电压Vth。在本实施例中，把电阻Rs的值设定为1MΩ。
通过考虑栅极线与偏置线Vg-Vs之间的偏置差和导通电压与截止电压Vgh-Vgl之间的偏置差，确定电阻Rvs-g的值满足：
Rvs-g＞Rs
在这种状态下，半导体器件按正常状态工作。
可以确认，如果偏置线Vs上的偏置变化在小于栅极线Vg和偏置线Vs之间偏置差的1％范围内，那么在没有ESD情况下，可以按正常状态驱动TFT。因此，把电阻Rvs-g的值设定得满足：
Rvs-g＞100×Ro
如果按这种方式设定该值，那么可以把偏置变化抑制得小于1％，并按正常状态驱动TFT。
根据以上考虑，最好把电阻Rvs-g的值设定得满足以下两式：
    Rvs-g＞Rs和Rvs-g＞100×Ro。
同样，把电阻Rvs-vs的值设定得满足：
    Rvs-vs＞100×Ro。
在本实施例中，最好把电阻Rvs-g和Rvs-vs的值设定为约10MΩ，该阻值充分满足上述公式。根据该设定，可以可靠地控制各组的偏置线和各栅极线。
在检验带有检验焊盘的板中，如果难以同时测量所有焊盘，那么可以把板分成多块并测量各个块，以检验整个板。在这种情况下，会出现以下问题。
如图9所示，如果把TFT导通电压Vgh施加给在检验或检验区域的Dr.1至Dr.3中的Dr.1，而把TFT截止电压Vgl施加给Dr.2，那么非检验或非检验区域中Dr.4至以下的Dr的栅极线Vg就获得浮动电位，该电位由来自Dr.3的漏泄电流确定。因此，Dr.4至以下的Dr的栅极线Vg就获得TFT截止电压。但是，如图10所示的示意电路图所示，如果把TFT截止电压Vgl施加给Dr.1和Dr.2，而把TFT导通电压施加给Dr.3，那么Dr.4至以下的Dr的栅极线Vg就获得由来自Dr.3的漏泄电流确定的浮动电位，该电位可以是TFT导通电压，以致不能检验与Dr.3连接的光电转换元件。同样，漏泄至非检验区域的检验区域远端上的电压可以导致不测定光电转换元件。
在第四实施例中，如图11的示意电路图所示，把可以由探针总供给Vgl或地电位的伪焊盘11设置在检验区域和非检验区域之间的交界区域。来自该伪焊盘11的漏泄电流用于在非检验区域把栅极线Vg的电位控制在Vgl或地电位，并使非检验区域中的TFT维持在TFT截止电压上。因此，即使每块检验，带有ESD干扰产生的电阻Rs的布线漏泄电流未构成问题，可以完成该检验。
可以避免在把板切分后板制造过程中由各组共用电极偏置线Vs和栅极线Vg之间的电荷电位差产生的板的ESD，可以改善生产率。此外，可以解决相对于检验处理的特定问题。
如上所述，按照本发明，提供配有TFT矩阵板的半导体器件，该半导体器件可以有效地防止在制造过程中的ESD，并改善生产率。
按照本发明，把有上述电阻值的电阻插入在各个布线之间。由于布线通过有期望电阻值的电阻互连，所以不需要实施切分处理的隔离处理，即使需要隔离处理，也可以在未形成金属布线的区域内完成隔离处理。不会出现在金属导体区域中因实施切分处理导致与隔离处理相关的问题，并可以避免ESD。
此外，按照本发明，由于布线通过电阻进行电连接，所以可以维持防止ESD的效果，直至把板最终安装在装置上。
本发明并不限于以上实施例，在不脱离所附权利要求的范围内，可以有各种改进和组合。

Claims (19)

1.一种在基板上排列有多个薄膜晶体管和电容器的半导体器件，其特征在于：
多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；
多个电容器的每一个的第二电极与共用电极偏置线连接；
多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；
多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和
将共用电极偏置线、多个栅极线和多个传输线电连接。
2.如权利要求1的半导体器件，其特征在于，共用电极偏置线、多个栅极线和多个传输线由半导体层连接。
3.如权利要求1的半导体器件，其特征在于，由半导体层连接的多个栅极线和多个传输线通过沿半导体层切分该衬底，进行电隔离。
4.如权利要求1的半导体器件，其特征在于，在连接共用电极偏置线、多个栅极线和多个传输线的半导体层中，沿连接多个传输线的半导体层切分该衬底，以电隔离多个传输线和使共用电极偏置线与多个栅极线连接。
5.如权利要求1的半导体器件，其特征在于，半导体层设置在多个栅极线之间，且半导体层产生的连接电阻的值Rs满足：
  Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)
其中，Vgh为各薄膜晶体管的栅极导通电压，Vgl为各薄膜晶体管的栅极截止电压，Vth为各薄膜晶体管的阈值电压，而Ro为各薄膜晶体管的栅极电压施加装置和对应的一个栅极线之间的连接电阻的值，也是共用电极偏置电压施加装置和共用电极偏置线之间的连接电阻值。
6.如权利要求5的半导体器件，其特征在于，共用电极偏置线和多个栅极线之间的半导体层产生的连接电阻值Rvs-g满足以下两式：
      Rvs-g＞Rs和Rvs-g＞100Ro。
7.如权利要求5的半导体器件，其特征在于，共用电极偏置线作为由半导体层连接的两组共用电极偏置线被驱动，且由半导体层产生的连接电阻的值Rvs-vs满足：
        Rvs-vs＞100Ro。
8.如权利要求1的半导体器件，其特征在于，共用电极偏置线、多个栅极线和多个传输线通过在形成多个薄膜晶体管和电容器的区域之外的区域中排列的布线与半导体线连接。
9.如权利要求8的半导体器件，其特征在于，通过沿半导体层切分该衬底，将由半导体层连接的共用电极偏置线、多个栅极线和多个传输线电隔离。
10.如权利要求8的半导体器件，其特征在于，在连接共用电极偏置线、多个栅极线和多个传输线的半导体层和布线中，沿连接共用电极偏置线、多个栅极线和多个传输线的半导体层切分该衬底，以电隔离多个传输线和使共用电极偏置线与多个栅极线连接。
11.如权利要求8的半导体器件，其特征在于，半导体层设置在多个栅极线之间，且半导体层产生的连接电阻的值Rs满足：
    Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)
其中，Vgh为各薄膜晶体管的栅极导通电压，Vgl为各薄膜晶体管的栅极截止电压，Vth为各薄膜晶体管的阈值电压，而Ro为各薄膜晶体管的栅极电压施加装置和对应其中一个栅极线之间的连接电阻的值，也是共用电极偏置电压施加装置和共用电极偏置线之间的连接电阻值。
12.如权利要求11的半导体器件，其特征在于，共用电极偏置线和多个栅极线之间的半导体层产生的连接电阻值Rvs-g满足以下两式：
        Rvs-g＞Rs和Rvs-g＞100Ro。
13.如权利要求11的半导体器件，其特征在于，共用电极偏置线作为由半导体层连接的两组共用电极偏置线被驱动，且由半导体层产生的连接电阻的值Rvs-vs满足：
      Rvs-vs＞100Ro。
14.一种在基板上排列有多个薄膜晶体管和电容器的半导体器件，其特征在于：
多个电容器的每一个的第一电极与多个薄膜晶体管的每一个的源和漏的其中一个连接；
多个电容器的每一个的第二电极与共用电极偏置线连接，该共用电极偏置线通过多个布线将偏置提供给共用电极驱动器；
多个薄膜晶体管的每一个的栅极与多个栅极线中对应的一个连接；
多个薄膜晶体管的每一个的源和漏中另一个与多个传输线中对应的一个连接；和
将共用电极偏置线、多个栅极线和多个传输线电连接。
15.如权利要求14的半导体器件，其特征在于，通过半导体层连接共用电极偏置线和多个栅极线。
16.如权利要求14的半导体器件，其特征在于，半导体层设置在多个栅极线之间，且半导体层产生的连接电阻的值Rs满足：
     Rs＞(Vgl+Vgh-2Vth)·Ro/(Vth-Vgl)
其中，Vgh为各薄膜晶体管的栅极导通电压，Vgl为各薄膜晶体管的栅极截止电压，Vth为各薄膜晶体管的阈值电压，而Ro为各薄膜晶体管的栅极电压施加装置和对应其中一个栅极线之间的连接电阻的值，也是共用电极偏置电压施加装置和共用电极偏置线之间的连接电阻值。
17.如权利要求16的半导体器件，其特征在于，其特征在于，共用电极偏置线和多个栅极线之间的半导体层产生的连接电阻值Rvs-g满足以下两式：
         Rvs-g＞Rs和Rvs-g＞100Ro。
18.如权利要求16的半导体器件，其特征在于，共用电极偏置线作为由半导体层连接的两组共用电极偏置线被驱动，且由半导体层产生的连接电阻的值Rvs-vs满足：
         Rvs-vs＞100Ro。
19.一种在衬底上有多个薄膜晶体管和形成的有关布线的半导体器件，其特征在于，布线相互垂直和水平地交叉排列，布线在各交叉点上被电绝缘，而且布线通过电阻来连接。
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