CN103294089B - 电子线路 - Google Patents

Abstract

本发明涉及一种电子线路，其包含：接受输入给电子线路的输入电压信号的主体电路的第一部分；主体电路的第二部分；其一输入端接入上限基准电平的第一运算放大器；第一调整电路；其一输入端接入小于上限基准电平的下限基准电平的第二运算放大器；第二调整电路。其中，在所述电子线路的输入电压信号小于上限基准电平且大于下限基准电平期间，电子线路的输出电压信号随其输入电压信号的变化而变化，在电子线路的输入电压信号大于上限基准电平期间，电子线路输出上限基准电平，在电子线路的输入电压小于下限基准电平期间，电子线路输出下限基准电平。

Description

电子线路

技术领域

本发明涉及一种电子线路，更具体地涉及一种可以限制其输出电压幅值范围的电子线路。

背景技术

输出电压信号随着输入电压信号的变化而变化的电子线路有着广泛地应用。在现有技术中，这样的电路有多种结构，以下仅以其中一种结构为例来说明。

图1是现有技术的电子线路的结构框图。图2是现有技术的电子线路的电路图例。其中，Vdd表示电子线路1的部分电子器件的供电电源，Vout1表示电子线路1的输出端OUT1输出的电压信号。以下，结合图1和图2说明该电子线路1输出电压信号Vout1的工作原理：

如图1所示，主体电路的第一部分11具有连接供电电源Vdd的电源端、输入电子线路1的输入电压信号Vin1的输入端P11和输出端P12，主体电路的第二部分12的一端接地GND，另一端P13与主体电路的第一部分的输出端P12电气连接，且同时与电子线路1的输出端电气连接。

如图2所示，主体电路的第一部分11包含一个NMOS管T1，T1的栅极作为电子线路1的输入端P11，T1的漏极连接供电电源Vdd，T1的源极作为电子线路1的输出端P12。主体电路的第二部分12包含一个恒流源Isource1，其一端接地GND，其另一端P3电气连接T1的源极。这样一来，NMOS管T1和恒流源Isource1构成一个源跟随结构，T1的源极电压跟随T1的栅极电压的变化和恒流源Isource1的电流的变化而变化，即主体电路的第一部分11的输出端P12输出的电压会跟随电子线路1的输入电压信号Vin1的变化而变化，由于电子线路1的输出端与主体电路的第一部分的输出端P12电气连接，所以电子线路1的输出电压信号Vout1跟随其输入电压信号Vin1的变化而变化。

但是，作为一个电子线路的输出电压信号的幅值，通常会被限制在一定范围，即输出电压信号存在上限值和下限值。现有技术中的电子线路1的输出电压信号Vout1跟随其输入电压信号Vin1的变化与恒流源Isource1的变化而变化，当Vin1出现过大或者过小的情况下，Vout1就会跟着过大或者过小，无法得到有效地限制，从而当Vout1作为下一级电子线路的输入等情况时，会影响下一级电子线路的正常工作。

发明内容

为了克服现有技术中存在的上述问题而提出本发明，本发明的目的是提供一种可以限制其输出电压幅值范围的电子线路。

本发明一方面的电子线路包含：包含输入端、输出端和供电端的主体电路的第一部分，所述主体电路的第一部分的供电端连接提供主体电路的第一部分运行的供电电源，所述主体电路的第一部分的输入端接受输入给所述电子线路的输入电压信号；包含两端的主体电路的第二部分，其一端接地；包含三端的调整电路，其一端为控制端，其另两端分别电气连接所述主体电路的第一部分的输出端和所述主体电路的第二部分的另一端；运算放大器，其一输入端接入基准电平，其输出端电气连接所述调整电路的控制端；其中，当基准电平设定为上限电平时，所述运算放大器的所述另一输入端电气连接所述主体电路的第二部分的另一端并作为所述电子线路的输出端，在所述电子线路的输入电压信号大于所述上限电平期间，所述电子线路的输出端输出所述上限电平，在所述电子线路的输入电压信号小于所述上限电平期间，所述电子线路的输出端输出的电压信号随所述电子线路输入电压信号的变化而变化，当基准电平设定为小于所述上限电平的下限电平时，所述运算放大器的所述另一输入端电气连接所述主体电路的第一部分的输出端并作为所述电子线路的输出端，在所述电子线路的输入电压信号小于所述下限电平期间，所述电子线路的输出端输出所述下限电平，在所述电子线路的输入电压信号大于所述下限电平期间，所述电子线路的输出端输出的电压信号随所述电子线路输入电压信号的变化而变化。

进一步，所述主体电路的第一部分为NMOS管，其栅极为所述主体电路的第一部分的输入端，其漏极为所述主体电路的第一部分的供电端，其源极为所述主体电路的第一部分的输出端。所述主体电路的第二部分为恒流源。

进一步，当所述基准电平设定为所述上限电平时，所述调整电路为NMOS管，其栅极为所述控制端，其漏极电气连接所述主体电路的第一部分的输出端，其源极输出所述电子线路的输出电压信号。

进一步，当所述基准电平设定为所述上限电平时，所述调整电路为NPN三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第一部分的输出端，其发射极输出所述电子线路的输出电压信号。

进一步，当所述基准电平设定为所述下限电平时，所述调整电路为PMOS管，其栅极为所述控制端，其漏极连接所述主体电路的第二部分的另一端，其源极输出所述电子线路的输出电压信号。

进一步，当所述基准电平设定为所述下限电平时，所述调整电路为PNP三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第二部分的另一端，其发射极输出所述电子线路的输出电压信号。

本发明另一方面的电子线路包含：包含输入端、输出端和供电端的主体电路的第一部分，所述主体电路的第一部分的供电端连接提供主体电路的第一部分运行的供电电源，所述主体电路的第一部分的输入端接受输入给所述电子线路的输入电压信号；包含两端的主体电路的第二部分，其一端接地；包含两个输入端和一个输出端的第一运算放大器，其一输入端接入上限基准电平；包含三端的第一调整电路，其一端为控制端，且所述第一调整电路的控制端电气连接所述第一运算放大器的输出端，其另两端分别电气连接所述主体电路的第一部分的输出端和所述第一运算放大器的另一输入端；包含两个输入端和一个输出端的第二运算放大器，其一输入端接入小于所述上限基准电平的下限基准电平；包含三端的第二调整电路，其一端为控制端，且所述第二调整电路的控制端电气连接所述第二运算放大器的输出端，其另两端分别电气连接所述主体电路的第二部分的另一端和所述第二运算放大器的另一输入端；其中，所述第一运算放大器的另一输入端和所述第二运算放大器的另一输入端电气连接并作为所述电子电路的输出端，在所述电子线路的输入电压信号小于所述上限基准电平且大于所述下限基准电平期间，所述电子线路的输出端输出的电压信号随所述电子线路的输入电压信号变化而变化，在所述电子线路的输入电压信号大于所述上限基准电平期间，所述电子线路的输出端输出所述上限基准电平，在所述电子线路的输入电压小于所述下限基准电平期间，所述电子线路的输出端输出所述下限基准电平。

进一步，所述主体电路的第一部分为NMOS管，其栅极为所述主体电路的第一部分的输入端，其漏极为所述主体电路的第一部分的供电端，其源极为所述主体电路的第一部分的输出端。所述主体电路的第二部分为恒流源。

进一步，所述第一调整电路为NMOS管，其栅极为所述控制端，其漏极电气连接所述主体电路的第一部分的输出端，其源极输出所述电子线路的输出电压信号。

进一步，所述第一调整电路为NPN三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第一部分的输出端，其发射极输出所述电子线路的输出电压信号。

进一步，所述第二调整电路为PMOS管，其栅极为所述控制端，其漏极连接所述主体电路的第二部分的另一端，其源极输出所述电子线路的输出电压信号。

进一步，所述第二调整电路为PNP三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第二部分的另一端，其发射极输出所述电子线路的输出电压信号。

附图说明

下文将参照附图描述实现本发明的各个特征的总体结构。所提供的附图及相关描述用于说明本发明的实施例，但并不限于本发明。

图1是现有技术的电子线路的结构框图。

图2是现有技术的电子线路的电路图例。

图3是本发明的第一实施例的电子线路的结构框图。

图4是本发明的第一实施例的电子线路的上限电平模式的电路图例。

图5是本发明的第一实施例的电子线路的下限电平模式的电路图例。

图6是本发明的第二实施例的电子线路的结构框图。

图7是本发明的第二实施例的电子线路的电路图例。

具体实施方式

以下，描述用于实现本发明的优选模式(以下称为实施例)。另外，以下叙述的实施例是本发明的优选实施例，因此附加了技术上理想的各种限定，但本发明的范围只要在以下说明中没有特别限定本发明的意思的记载，就不限于这些方式。

图3是本发明的第一实施例的电子线路的结构框图。如图3所示，本发明的第一实施例的电子线路2包含：包含输入端P21、输出端P22和供电端的主体电路的第一部分21，主体电路的第一部分21的供电端连接提供主体电路的第一部分21运行的供电电源Vdd，主体电路的第一部分21的输入端P21接受输入给电子线路2的输入电压信号Vin2；包含两端的主体电路的第二部分22，其一端接地GND；包含三端的调整电路23，其一端为控制端C21，其另两端分别电气连接主体电路的第一部分21的输出端P21和主体电路的第二部分22的另一端P23；运算放大器A21，其一输入端P24接入基准电平VREF，其输出端P26电气连接调整电路23的控制端C21；当基准电平VREF设定为上限电平VREF21时，运算放大器A21的另一输入端P25电气连接主体电路的第二部分22的另一端P23并作为电子线路2的输出端OUT2，在电子线路2的输入电压信号Vin2大于上限电平VREF21期间，电子线路2的输出端OUT2输出上限电平VREF21，在电子线路2的输入电压信号Vin2小于上限电平VREF21期间，电子线路2的输出端OUT2输出的电压信号Vout2随着电子线路2输入电压信号Vin2的变化而变化。当基准电平VREF设定为小于上限电平VREF21的下限电平VREF22时，运算放大器21的另一输入端P25电气连接主体电路的第一部分21的输出端P22并作为电子线路2的输出端OUT2，在电子线路2的输入电压信号Vin2小于下限电平VREF22期间，电子线路2的输出端P22输出下限电平VREF22，在电子线路2的输入电压信号Vin2大于下限电平VREF22期间，电子线路2的输出端P22输出的电压信号Vout2随着电子线路2输入电压信号Vin2的变化而变化。

图4是本发明的第一实施例的电子线路的上限电平模式的电路图例。这里，电子线路2的上限电平模式是指基准电平VREF设定为上限电平VREF21的模式。如图4所示，主体电路的第一部分21为NMOS管T2，其栅极为主体电路的第一部分21的输入端P21，其漏极为主体电路的第一部分21的供电端Vdd，其源极为主体电路的第一部分21的输出端P22。主体电路的第二部分22为恒流源Isource2。当基准电平VREF设定为上限电平VREF21时，调整电路23为NMOS管T3，其栅极为所述控制端C21，其漏极电气连接主体电路的第一部分21的输出端P22，其源极输出电子线路2的输出电压信号Vout2。

又，当基准电平VREF设定为上限电平VREF21时，作为调整电路23为NMOS管T3的一个变换例，调整电路23还可以为三极型晶体管NPN(未图示)，其基极为控制端C21，其集电极电气连接主体电路的第一部分21的输出端P22，其发射极输出电子线路2的输出电压信号Vout2。

以下，参照图4，具体说明本发明的第一实施例的电子线路2抑制输出电压信号Vout2大于上限电平VREF21的原理和过程。

在主体电路的第一部分21的输出端P22的电压小于上限电平VREF21期间，NMOS管T3导通，由于NMOS管T2和恒流源Isource2构成源跟随结构，所以电子线路2的输出电压信号Vout2随着其输入电压信号Vin2的变化而变化。当主体电路的第一部分21的输出端P22的电压上升时，运算放大器A21的另一输入端P25的电压也随之上升直至接近其另一输入端的电压即上限电平VREF21，运算放大器A21的输出端P26输出的电压随着其输入端P25的电压的上升而下降，又运算放大器A21的输出端P26与NMOS管T3的控制栅极C21相连，导致NMOS管T3进入饱和区，此时，电子线路2的输出端OUT2的电压Vout2不再跟随其输入电压Vin2的变化而变化，运算放大器A21和NMOS管T3构成负反馈回路，电子线路2的输出端OUT2的电压Vout2被保持在VREF21不再上升。当主体电路的第一部分21的输出端P22的电压等于上限电平VREF21时，电子线路2的输出端OUT2的电压Vout2为VREF21。

图5是本发明的第一实施例的电子线路的下限电平模式的电路图例。这里，电子线路2的下限电平模式是指基准电平VREF设定为下限电平VREF22的模式。如图5所示，主体电路的第一部分21为NMOS管T2，其栅极为主体电路的第一部分21的输入端P21，其漏极为主体电路的第一部分21的供电端Vdd，其源极为主体电路的第一部分21的输出端P22。主体电路的第二部分22为恒流源Isource2。当基准电平VREF设定为下限电平VREF22时，调整电路23为PMOS管T4，其栅极为控制端C21，其漏极连接主体电路的第二部分22的另一端P23，其源极输出电子线路2的输出电压信号Vout2。

又，当所述基准电平设定为所述下限电平时，作为调整电路23为PMOS管T4的一个变换例，调整电路23为三极型晶体管PNP(未图示)，其基极为控制端C21，其集电极电气连接主体电路的第二部分22的另一端P23，其发射极输出电子线路2的输出电压信号Vout2。

以下，参照图5，具体说明本发明的第一实施例的电子线路2抑制输出电压信号Vout2小于下限电平VREF22的原理和过程。

在主体电路的第一部分21的输出端P22的电压大于下限电平VREF22期间，PMOS管T4导通，由于NMOS管T2和恒流源Isource2构成源跟随结构，所以电子线路2的输出电压信号Vout2随着其输入电压信号Vin2的变化而变化。当主体电路的第一部分21的输出端P22的电压下降时，运算放大器A21的另一输入端P25的电压也随之下降直至接近其一输入端P24的电压即下限电平VREF22，运算放大器A21的输出端P26输出的电压上升，又运算放大器A21的输出端P26与PMOS管T4的控制栅极C21相连，使得PMOS管T4进入饱和区，此时，电子线路2的输出端OUT2的电压Vout2不再跟随其输入电压Vin2的变化而变化，且运算放大器A21与PMOS管T4构成负反馈回路，电子线路2的输出端OUT2的电压Vout2被保持在VREF22不再下降。当主体电路的第一部分21的输出端P22的电压等于下限电平VREF22时，电子线路2的输出端OUT2的电压Vout2为VREF22。

这样一来，根据本发明第一实施例的电子线路2，其输出电压信号Vout2不会过大，也不会过小，只会在上限电平VREF21和下限电平VREF22之间变化。

图6是本发明的第二实施例的电子线路的结构框图。如图6所示，电子线路3包含：包含输入端P31、输出端P32和供电端的主体电路的第一部分31，主体电路的第一部分31的供电端连接提供主体电路的第一部分31运行的供电电源Vdd，主体电路的第一部分31的输入端P31接受输入给电子线路3的输入电压信号Vin3；包含两端的主体电路的第二部分32，其一端接地GND；包含两个输入端P34、P35和一个输出端P36的第一运算放大器A31，其一输入端P34接入上限基准电平VREF31；包含三端的第一调整电路33，其一端为控制端C31，且第一调整电路33的控制端C31电气连接第一运算放大器A31的输出端P36，其另两端分别电气连接主体电路的第一部分31的输出端OUT3和第一运算放大器A31的另一输入端P35；包含两个输入端P37、P38和一个输出端P39的第二运算放大器A32，其一输入端P37接入小于上限基准电平VREF31的下限基准电平VREF32；包含三端的第二调整电路34，其一端为控制端C32，且第二调整电路34的控制端C32电气连接第二运算放大器A32的输出端P39，其另两端分别电气连接主体电路的第二部分32的另一端P33和第二运算放大器A32的另一输入端P38；其中，第一运算放大器A31的另一输入端P35和第二运算放大器A32的另一输入端P38电气连接并作为电子电路3的输出端OUT3，在电子线路3的输入电压信号Vin3小于上限基准电平VREF31且大于下限基准电平VREF32期间，电子线路3的输出端OUT3输出的电压信号Vout3随着电子线路3的输入电压信号Vin3变化而变化，在电子线路的3输入电压信号Vin3大于上限基准电平VREF31期间，电子线路3的输出端OUT3输出上限基准电平VREF31，在电子线路3的输入电压Vin3小于下限基准电平VREF32期间，电子线路3的输出端OUT3输出下限基准电平VREF32。

图7是本发明的第二实施例的电子线路的电路图例。如图7所示，主体电路的第一部分31为NMOS管T5，其栅极为主体电路的第一部分31的输入端P31，其漏极为主体电路的第一部分31的供电端，其源极为主体电路的第一部分31的输出端P32。主体电路的第二部分32为恒流源Isource3。第一调整电路33为NMOS管T6，其栅极为控制端C31，其漏极电气连接主体电路的第一部分31的输出端P32，其源极输出电子线路3的输出电压信号Vout3。第二调整电路34为PMOS管T7，其栅极为所述控制端C32，其漏极连接主体电路的第二部分32的另一端P33，其源极输出电子线路3的输出电压信号Vout3。

又，作为第一调整电路33为NMOS管T6的一个变换例子，第一调整电路33还可以为三极型晶体管NPN(未图示)，其基极为控制端C31，其集电极电气连接主体电路的第一部分31的输出端P32，其发射极输出电子线路3的输出电压信号Vout3。

又，作为第二调整电路34为PMOS管T7的一个变换例，第二调整电路34为三极型晶体管PNP(未图示)，其基极为控制端C32，其集电极电气连接主体电路的第二部分32的另一端P33，其发射极输出电子线路3的输出电压信号Vout3。

以下，结合图7，说明本发明的第二实施例的电子线路3抑制其输出电压信号Vout3过大或者过小的原理和过程。

在主体电路的第一部分31的输出端P32的电压小于上限电平VREF31且大于下限电平VREF32期间，NMOS管T6和PMOS管T7均导通，由于NMOS管T5和恒流源Isource3构成源跟随结构，所以电子线路3的输出电压信号Vout3随着其输入电压信号Vin3的变化而变化。当主体电路的第一部分31的输出端P32的电压上升时，运算放大器A31的另一输入端P35的电压也随之上升直至接近其一输入端P34的电压即上限电平VREF31，运算放大器A31的输出端P36输出的电压下降，又运算放大器A31的输出端P36与NMOS管T6的控制栅极C31相连，导致NMOS管T6进入饱和区，此时，电子线路3的输出端OUT3的电压Vout3不再跟随其输入电压Vin3的变化而变化，且运算放大器A31与NMOS管T6构成负反馈回路，电子线路3的输出端OUT3的电压Vout3被保持在VREF31不再上升。在此期间，运算放大器A32的输出端P39输出一个低电平至PMOS管T7的控制栅极C32，以使得PMOS管T7导通。当主体电路的第一部分31的输出端P32的电压等于上限电平VREF31时，电子线路3的输出端OUT3的电压Vout3为VREF31。当主体电路的第一部分31的输出端P32的电压下降时，运算放大器A32的另一输入端P38的电压也随之下降直至接近其一输入端P37的电压即下限电平VREF32，运算放大器A32的输出端P39输出的电压上升，又运算放大器A32的输出端P39与PMOS管T7的控制栅极C32相连，使得PMOS管T7进入饱和区，此时，电子线路3的输出端OUT3的电压Vout3不再跟随其输入电压Vin3的变化而变化，且运算放大器A32与PMOS管T7构成负反馈回路，电子线路3的输出端OUT3的电压Vout3被保持在VREF32不再下降。在此期间，运算放大器A31的输出端P36输出一个高电平至NMOS管T6的控制栅极C31，以使得NMOS管T6导通。当主体电路的第一部分31的输出端P32的电压等于下限电平VREF32时，电子线路3的输出端OUT3的电压Vout3为VREF32。

另外，这里的主体电路的第一部分不限于NMOS管，可以由其它的电子器件或者电子线路代替；主体电路的第二部分不限于恒流源，可以由其它的电子器件或者电子线路代替。

另外，这里的上限电平指上限电平或者上限电平加减MOS管两端的压差。这里的下限电平指下限电平或者下限电平加减MOS管两端的压差。

另外，对于本发明的实施方式中所选用的各个器件，本领域技术人员基于本领域的公知常识，可以将PMOS管相应替换为NMOS管，将NMOS管相应替换为PMOS管，也可以选用能够实现相同功能的其他器件来替代在上述实施例中所选用的各个器件，或者相应改变各器件之间的连接方式，这些都不脱离本发明的保护范围。

虽然本发明的特定实施方式已被描述，但该实施方式只是通过实例的方式进行表述，并不意欲限制本发明的范围。实际上，本文描述的基准电压产生电路可以通过各种其他形式实施；此外，也可以进行对本文描述的基准电压产生电路的各种省略、替代和改变而不背离本发明的精神。附后的权利要求及其等同内容的目的是涵盖落入本发明的范围和精神内的这样的各种形式或修改。

Claims (12)

1.一种电子线路，其特征在于，包含：

包含输入端、输出端和供电端的主体电路的第一部分，所述主体电路的第一部分的供电端连接提供主体电路的第一部分运行的供电电源，所述主体电路的第一部分的输入端接受输入给所述电子线路的输入电压信号；

包含两端的主体电路的第二部分，其一端接地；

包含三端的调整电路，其一端为控制端，其另两端分别电气连接所述主体电路的第一部分的输出端和所述主体电路的第二部分的另一端；

运算放大器，其一输入端接入基准电平，其输出端电气连接所述调整电路的控制端，

其中，当基准电平设定为上限电平时，所述运算放大器的所述另一输入端电气连接所述主体电路的第二部分的另一端并作为所述电子线路的输出端，在所述电子线路的输入电压信号大于所述上限电平期间，所述电子线路的输出端输出所述上限电平，在所述电子线路的输入电压信号小于所述上限电平期间，所述电子线路的输出端输出的电压信号随所述电子线路输入电压信号的变化而变化，

当基准电平设定为小于所述上限电平的下限电平时，所述运算放大器的所述另一输入端电气连接所述主体电路的第一部分的输出端并作为所述电子线路的输出端，在所述电子线路的输入电压信号小于所述下限电平期间，所述电子线路的输出端输出所述下限电平，在所述电子线路的输入电压信号大于所述下限电平期间，所述电子线路的输出端输出的电压信号随所述电子线路输入电压信号的变化而变化。

2.如权利要求1所述的电子线路，其特征在于，所述主体电路的第一部分为NMOS管，其栅极为所述主体电路的第一部分的输入端，其漏极为所述主体电路的第一部分的供电端，其源极为所述主体电路的第一部分的输出端。

3.如权利要求2所述的电子线路，其特征在于，所述主体电路的第二部分为恒流源。

4.如权利要求3所述的电子线路，其特征在于，

当所述基准电平设定为所述上限电平时，所述调整电路为NMOS管，其栅极为所述控制端，其漏极电气连接所述主体电路的第一部分的输出端，其源极输出所述电子线路的输出电压信号；或者

当所述基准电平设定为所述下限电平时，所述调整电路为PMOS管，其栅极为所述控制端，其漏极电气连接所述主体电路的第二部分的另一端，其源极输出所述电子线路的输出电压信号。

5.如权利要求3所述的电子线路，其特征在于，

当所述基准电平设定为所述上限电平时，所述调整电路为NPN三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第一部分的输出端，其发射极输出所述电子线路的输出电压信号；或者

当所述基准电平设定为所述下限电平时，所述调整电路为PNP三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第二部分的另一端，其发射极输出所述电子线路的输出电压信号。

6.一种电子线路，其特征在于，包含：

包含输入端、输出端和供电端的主体电路的第一部分，所述主体电路的第一部分的供电端连接提供主体电路的第一部分运行的供电电源，所述主体电路的第一部分的输入端接受输入给所述电子线路的输入电压信号；

包含两端的主体电路的第二部分，其一端接地；

包含两个输入端和一个输出端的第一运算放大器，其一输入端接入上限基准电平；

包含三端的第一调整电路，其一端为控制端，且所述第一调整电路的控制端电气连接所述第一运算放大器的输出端，其另两端分别电气连接所述主体电路的第一部分的输出端和所述第一运算放大器的另一输入端；

包含两个输入端和一个输出端的第二运算放大器，其一输入端接入小于所述上限基准电平的下限基准电平；

包含三端的第二调整电路，其一端为控制端，且所述第二调整电路的控制端电气连接所述第二运算放大器的输出端，其另两端分别电气连接所述主体电路的第二部分的另一端和所述第二运算放大器的另一输入端；

其中，所述第一运算放大器的另一输入端和所述第二运算放大器的另一输入端电气连接并作为所述电子电路的输出端，在所述电子线路的输入电压信号小于所述上限基准电平且大于所述下限基准电平期间，所述电子线路的输出端输出的电压信号随所述电子线路的输入电压信号变化而变化，在所述电子线路的输入电压信号大于所述上限基准电平期间，所述电子线路的输出端输出所述上限基准电平，在所述电子线路的输入电压小于所述下限基准电平期间，所述电子线路的输出端输出所述下限基准电平。

7.如权利要求6所述的电子线路，其特征在于，

所述主体电路的第一部分为NMOS管，其栅极为所述主体电路的第一部分的输入端，其漏极为所述主体电路的第一部分的供电端，其源极为所述主体电路的第一部分的输出端。

8.如权利要求7所述的电子线路，其特征在于，所述主体电路的第二部分为恒流源。

9.如权利要求8所述的电子线路，其特征在于，所述第一调整电路为NMOS管，其栅极为所述控制端，其漏极电气连接所述主体电路的第一部分的输出端，其源极输出所述电子线路的输出电压信号。

10.如权利要求8所述的电子线路，其特征在于，所述第一调整电路为NPN三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第一部分的输出端，其发射极输出所述电子线路的输出电压信号。

11.如权利要求8或9所述的电子线路，其特征在于，所述第二调整电路为PMOS管，其栅极为所述控制端，其漏极连接所述主体电路的第二部分的另一端，其源极输出所述电子线路的输出电压信号。

12.如权利要求8或9所述的电子线路，其特征在于，所述第二调整电路为PNP三极型晶体管，其基极为所述控制端，其集电极电气连接所述主体电路的第二部分的另一端，其发射极输出所述电子线路的输出电压信号。