KR20090127432A - 금속 산화물 반도체 회로의 설계 및 동작 방법 - Google Patents

금속 산화물 반도체 회로의 설계 및 동작 방법 Download PDF

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KR20090127432A
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궈칭 마오
세이폴라 바자르자니
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퀄컴 인코포레이티드
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Abstract

코어 트랜지스터들로 제조된 상보적 금속 산화물 반도체 (CMOS) 회로는 그 트랜지스터들의 신뢰도 한계를 초과하는 전압을 갖는 IO 전원으로부터 신뢰할 수 있는 동작을 할 수 있다. 실시형태들에서, 연산 증폭기의 바이어싱은 신뢰도 한계에 대응하는 고정된 전압으로 부분적으로 변경된다. 실시형태들에서, 스위칭 커패시터 네트워크는, 코어 트랜지스터들을 신뢰도 한계를 초과하는 전압에 노출시키지 않으면서, 그 코어 트랜지스터들을 포함하는 하나 이상의 증폭기 및 스위치로 제조된다. 실시형태들에서, 연산 트랜스컨덕턴스 증폭기 (OTA) 는 코어 트랜지스터를 포함하고, IO 전원으로부터 동작한다. 턴오프 동안 OTA 의 코어 트랜지스터의 과도한 전압 스트레스를 회피하기 위해 파워 다운 신호의 레벨을 시프팅하기 위한 레벨 시프터가 이용될 수도 있다. 또한, 턴오프 동안 코어 트랜지스터의 과도한 전압 스트레스를 회피하면서, 출력 전압 및 OTA 의 선택된 내부 전압들을 클램핑하기 위해 넌-레벨 시프팅 수단이 이용될 수도 있다.
Figure P1020097022736
연산 증폭기, CMOS, 코어 트랜지스터, 파워 다운

Description

금속 산화물 반도체 회로의 설계 및 동작 방법{METAL-OXIDE-SEMICONDUCTOR CIRCUIT DESIGNS AND METHODS FOR OPERATING SAME}
35 U.S.C §119 하의 우선권 주장
본 특허출원은, 2007년 3월 30일 출원되고 발명의 명칭이 "Low power, high voltage switched capacitor circuits in nanometer CMOS technologies" 이며 본 양수인에게 양도되어 본 명세서에 참조로 통합된 미국 가특허출원 제 60/909,409 호에 대해 우선권을 주장한다.
배경기술
기술분야
본 명세서에 기술된 장치 및 방법은 전자회로 설계에 관련된다. 더 상세하게는, 이 장치 및 방법은 금속 산화물 반도체 (Metal-Oxide-Semiconductor) 회로 및 이 회로를 파워다운하는 방법에 관한 것이다.
배경기술
많은 능동형 필터, 아날로그-디지털 변환기 (ADC), 및 상보형 금속 산화물 반도체 (CMOS) 디바이스로 제조되는 기타 회로들은 스위칭 커패시터 기술을 이용하여 설계 및 구현된다. CMOS 스위칭 커패시터 회로는 CMOS 트랜지스터 및 커패시터를 이용할 수도 있다.
셀룰러 전화를 비롯한 많은 전자 시스템에서는 보다 높은 레벨의 시스템 집 적을 필요로 하는데, 집적에 의해 제조 비용이 더 낮아지고, 더 많은 기능이 더 작은 풋프린트 및 체적에 패킹될 수 있기 때문이다. 최근의 셀룰러 전화는, 무선 텔레포니에 부가하여, 게임, 비디오 및 음악과 같은 기능들을 특징으로 한다. 이 기능들 및 다른 기능들은 CMOS 제조 기술에 있어서 혼합된 아날로그/디지털 회로를 이용하여 구현될 수도 있다.
높은 레벨의 집적, 더 낮은 비용 및 더 빠른 속도에 대한 필요성은, CMOS 기술을 나노미터 스케일까지 심화시키고 있다. 이러한 시점에서, CMOS 디바이스는, 65 nm 및 심지어는 이보다 더 작은 피처 사이즈의 디바이스를 이용하여 제조될 수도 있다. CMOS 디바이스의 스케일은 향후 계속하여 감소될 것이다.
트랜지스터 치수가 나노미터 스케일까지 감소함에 따라, 전기장 세기를 일정하게 유지하고 수명 동안의 디바이스 신뢰도를 보장하기 위해, 일반적으로 전원 전압 또한 감소한다. 65 nm 디바이스의 경우, 그 전원 전압은 1.1 볼트까지 낮아질 수도 있으며, 가능하다면 더 낮아질 수도 있다. 낮은 전원의 이유는, CMOS 기술이 더 정교한 (또는 더 얇은) 스케일/구조로 진보함에 따라 트랜지스터 브레이크다운 전압이 감소되기 때문이다. 이와 동시에, 통상적으로, 특정한 설계 블록들은 약 2.1 볼트 또는 3.3 볼트일 수도 있는 더 높은 전원 전압을 이용한다. 이러한 블록들은 고속 범용 시리얼 버스 (USB) 및 오디오 코더-디코더 (CODEC) 를 포함할 수도 있다. CODEC 의 최소 서플라이 전압은, 스피커에 전달되는 오디오 전력에 의해 또는 CODEC 에 의해 프로세싱되는 최대 입력 신호 전압에 의해 결정될 수도 있다. USB 인터페이스 블록의 최소 서플라이 전압은 적용가능한 USB 규격 에 의해 지정될 수도 있다. 따라서, USB, CODEC 및 기타 블록들에 대한 전원 전압의 선택은 외부적 고려사항에 의해 유도될 수도 있다.
하나의 반도체 칩이, 일 타입의 트랜지스터는 낮은 서플라이 전압에서 동작하는데 적합하고, 다른 타입의 트랜지스터는 더 높은 서플라이 전압에 적합한 서로 다른 (스케일, 구조 또는 사이즈에서) 2 가지 타입의 CMOS 트랜지스터를 갖는 것이 바람직할 수도 있다. 여기서는 코어 트랜지스터로 지칭되는 낮은 서플라이 전압의 트랜지스터는 비교적 얇은 게이트 산화물층을 가져서 저전압에서 속도를 증가시킨다. 이 트랜지스터들은 칩의 중심부에 있을 수도 있고, 패킹 밀도 및 높은 성능을 위한 프로세스 엔지니어링의 현재 상태에 따라 최적화될 수도 있다. 높은 서플라이 전압의 트랜지스터는 통상적으로 외부 디바이스/칩과의 인터페이싱에 이용되고, 따라서, 입력/출력 (I/O 또는 IO) 트랜지스터로 지칭된다. 이 트랜지스터들은 코어 트랜지스터보다 크고, 신뢰할 수 있는 고전압 동작을 위해 비교적 두꺼운 게이트 산화물층을 갖는다.
집적, 비용 및 속도 제한 때문에, 비교적 작은 스케일로 제조되었지만 비교적 높은 전원 전압을 이용하는 CMOS 회로를 제공할 필요성이 당업계에 존재한다. 또한, 당업계에는, 회로의 개별적 디바이스들을 오버스트레스하지 않으면서, 비교적 높은 전원 전압으로 이러한 회로들을 동작시킬 필요성이 존재한다. 또한, 당업계에는, 일 타입의 트랜지스터는 비교적 낮은 서플라이 전압에서 동작하는데 적합하고, 다른 타입의 트랜지스터는 비교적 높은 서플라이 전압에서 동작하는데 적합한 서로 다른 2 가지 타입의 CMOS 디바이스를 하나의 칩에 결합할 필요성이 존 재한다.
개요
여기서 개시된 실시형태들은 다양한 설계 방법을 기술함으로써 전술한 필요성들 중 하나 이상을 처리하여, (1) 고전압 서플라이로부터 저전압의 박막형 산화물 트랜지스터의 동작; (2) 고전압 서플라이 또는 듀얼 서플라이를 이용한 스위칭 커패시터 회로에서 저전압의 박막형 산화물 트랜지스터와 고전압의 후막형 산화물 트랜지스터의 조합의 동작; 및 (3) 몇몇 높은 전원 전압의 후막형 산화물 트랜지스터의 낮은 전원 전압의 박막형 트랜지스터로의 대체를 가능하게 할 수도 있다. (이 리스트는 불완전한 것일 수도 있다.) 따라서, 고전압 IO 후막형 산화물 트랜지스터의 이점을 유지하면서 저전압 고속 코어 트랜지스터의 성능 및 사이즈의 이점이 실현될 수도 있다.
일 실시형태에서, 연산 증폭기는 (1) 그라운드 레일, (2) 제 1 서플라이 레일과 그라운드 레일 사이에 제 1 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 제 1 서플라이 전압보다 낮은 제 2 서플라이 전압을 제 2 서플라이 레일과 그라운드 레일 사이에 제공하는 제 2 전원에 접속되도록 구성된 제 2 서플라이 레일, (4) 제 1 서플라이 전압보다 낮은 신뢰도 전압 한계로 제조된 복수의 금속 산화물 반도체 트랜지스터를 포함한다. 이 복수의 트랜지스터는, 제 1 P-채널 트랜지스터, 제 2 P-채널 트랜지스터, 제 3 P-채널 트랜지스터, 제 4 P-채널 트랜지스터, 제 1 N-채널 트랜지스터, 제 2 N-채널 트랜지스터, 제 3 N-채널 트랜지스터 및 제 4 N-채널 트랜지스터를 포함한다. 이 복 수의 트랜지스터 중 각각의 트랜지스터는 소스, 드레인 및 게이트를 갖는다. 제 1 P-채널 트랜지스터의 소스는 제 1 서플라이 레일에 커플링되고, 제 1 P-채널 트랜지스터의 드레인은 제 2 P-채널 트랜지스터의 소스에 커플링되고, 제 2 P-채널 트랜지스터의 드레인은 제 1 N-채널 트랜지스터의 드레인에 커플링되고, 제 1 N-채널 트랜지스터의 소스는 제 2 N-채널 트랜지스터의 드레인에 커플링되고, 제 2 N-채널 트랜지스터의 소스는 그라운드 레일에 커플링된다. 제 3 P-채널 트랜지스터의 소스는 제 1 서플라이 레일에 커플링되고, 제 3 P-채널 트랜지스터의 드레인은 제 4 P-채널 트랜지스터의 소스에 커플링되고, 제 4 P-채널 트랜지스터의 드레인은 제 3 N-채널 트랜지스터의 드레인에 커플링되고, 제 3 N 채널 트랜지스터의 소스는 제 4 N-채널 트랜지스터의 드레인에 커플링되고, 제 4 N-채널 트랜지스터의 소스는 그라운드 레일에 커플링된다. 제 2 P-채널 트랜지스터, 제 4 P-채널 트랜지스터, 제 1 N-채널 트랜지스터 및 제 3 N-채널 트랜지스터의 게이트들은 제 2 서플라이 레일에 커플링된다.
일 실시형태에서, 스위칭 커패시터 네트워크는 (1) 공통 모드 레일, (2) 제 1 서플라이 레일과 공통 모드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 제 1 비반전 입력, 제 1 반전 입력 및 제 1 출력을 갖는 제 1 연산 트랜스컨덕턴스 증폭기 (OTA; operational transconductance amplifier), (4) 복수의 스위치, 및 (5) 제 1 샘플링 커패시터 단자 및 제 2 샘플링 커패시터 단자를 갖는 샘플링 커패시터를 포함한다. 복수의 스위치 중 각각의 스위치는 상보적 NMOS/PMOS 트랜지스터 쌍으로 이루어지며, 상기 각각의 스위치의 각각의 트랜지스터는 미리 결정된 신뢰도 전압 한계로 제조된다. 제 1 OTA 는 제 1 서플라이 레일 및 공통 모드 레일에 접속되어, 제 1 전원으로부터 연산 전력을 획득한다. 미리 결정된 신뢰도 전압 한계는 제 1 의 미리 결정된 서플라이 전압보다 작다.
일 실시형태에서, 스위칭 커패시터 네트워크는 (1) 그라운드 레일, (2) 서플라이 레일과 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 전원에 접속되도록 구성된 서플라이 레일, (3) 제 1 비반전 입력, 제 1 반전 입력 및 제 1 출력을 갖고, 서플라이 레일과 그라운드 레일 사이에 접속되어 상기 전원으로부터 연산 전력을 획득하는 제 1 연산 트랜스컨덕턴스 증폭기 (OTA), (4) 샘플링 커패시터, 및 (5) 복수의 스위치를 포함한다. 복수의 스위치는, 복수의 단일 트랜지스터 스위치, 및 상보적 NMOS/PMOS 트랜지스터 쌍을 갖는 제 1 스위치를 포함하며, 상기 스위치의 각각의 트랜지스터는 신뢰도 전압 한계로 제조된다. 신뢰도 전압 한계는 미리 결정된 서플라이 전압보다 작다.
실시형태들에서, 연산 트랜스컨덕턴스 증폭기는 (1) 그라운드 레일, (2) 서플라이 레일과 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하도록 동작하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된 복수의 제 1 금속 산화물 반도체 트랜지스터, (4) 미리 결정된 서플라이 전압보다 낮은 신뢰도 전압 한계로 제조된 복수의 제 2 금속 산화물 반도체 트랜지스터로서, 상기 복수의 제 2 트랜지스터는, 복수의 제 1 트랜지스터와 그라운드 레일 사이에 개재되고, 제 1 파워 다운 신호에 응답하여 복수의 제 1 트랜지스터를 그라운드 레일로부터 선택적으로 접속 및 접속해제시키도록 구성되고, 제 1 파워 다운 신호는 제 1 저전압 레벨과 제 1 고전압 레벨 사이에서 변화하는, 상기 복수의 제 2 금속 산화물 반도체 트랜지스터, (5) 제 1 파워 다운 신호로부터 제 2 파워 다운 신호를 발생시키도록 구성되는 레벨 시프팅 회로로서, 상기 제 2 파워 다운 신호는, 제 1 고전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 저전압 레벨이 되고, 제 1 고전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 저전압 레벨이 되고, 제 2 저전압 레벨은 제 1 저전압 레벨과 상이한, 상기 레벨 시프팅 회로, 및 (6) 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된 복수의 제 3 금속 산화물 반도체 트랜지스터로서, 상기 복수의 제 3 트랜지스터들은 복수의 제 1 트랜지스터와 서플라이 레일 사이에 개재되고, 제 2 파워 다운 신호에 응답하여 복수의 제 1 트랜지스터를 서플라이 레일로부터 선택적으로 접속 및 접속해제시키도록 구성되는 상기 복수의 제 3 금속 산화물 반도체 트랜지스터를 포함한다. 복수의 제 1 트랜지스터들은, 제 1 저전압 레벨인 제 1 파워 다운 신호에 응답하여 서플라이 레일 및 그라운드 레일로부터 접속해제된다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기는 (1) 그라운드 레일, (2) 서플라이 레일과 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된 복수의 제 1 금속 산화물 반도체 트랜지스터, 제 1 파워 다운 신호에 응답하여 복수의 제 1 트랜지스터들을 그라운드 레일로부터 선택적으로 접속 및 접속해제하는 수단으로서, 제 1 파워 다운 신호는 제 1 저전압 레벨과 제 1 고전압 레벨 사이에서 변화하는, 상기 접속 및 접속해제하는 수단, (4) 제 2 파워 다운 신호에 응답하여 복수의 제 1 트랜지스터를 서플라이 레일로부터 접속 및 접속해제하는 수단, 및 (5) 제 1 파워 다운 신호로부터 제 2 파워 다운 신호를 발생시키는 수단으로서, 제 2 파워 다운 신호는, 제 1 고전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 저전압 레벨이 되고, 제 1 고전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 저전압 레벨이 되고, 제 2 고전압 레벨은 제 1 고전압 레벨과 상이하고, 제 2 저전압 레벨은 제 1 고전압 레벨과 상이한, 상기 제 2 파워 다운 신호를 발생시키는 수단을 포함한다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기는 (1) 그라운드 레일, (2) 서플라이 레일과 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된 복수의 제 1 금속 산화물 반도체 트랜지스터, 및 (4) 복수의 제 1 트랜지스터 중 각각의 트랜지스터에 대해 턴오프 동안 신뢰도 전압을 초과하는 전압 스트레스를 방지하는 넌-레벨 시프팅 수단을 포함한다. 출력 및 특정 내부 포인트들을 신뢰도 한계와 동일한 전압까지 클램핑함으로써 (풀링함으로써) 초과적인 전압 스트레스가 방지된다.
일 실시형태에서, 동작 트랜스컨덕턴스 증폭기는, 그라운드 레일, 제 1 서플라이 레일과 그라운드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, 제 2 서플라이 레일과 그라운 드 레일 사이에 제 2 의 미리 결정된 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성된 제 2 서플라이 레일, 및 제 1 의 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 레벨로 제조된 복수의 금속 산화물 반도체 트랜지스터를 포함한다. 신뢰도 한계는 대략 제 2 의 미리 결정된 서플라이 전압이다. 복수의 트랜지스터들은 제 1 내지 제 13 P-채널 트랜지스터, 및 제 1 내지 제 15 N-채널 트랜지스터를 포함한다.
접속관계는 다음과 같다:
(1) 제 1, 2, 4, 6 및 7 P-채널 트랜지스터의 소스들은 제 1 서플라이 레일에 커플링되고,
(2) 제 11, 12, 13, 14 및 15 N-채널 트랜지스터의 소스들은 그라운드 레일에 커플링되고,
(3) 제 11, 12, 13, 14 및 15 N-채널 트랜지스터의 각각의 게이트는 제 1 파워 다운 신호를 수신하도록 구성되고,
(4) 제 7 P-채널 트랜지스터의 드레인은 제 9 P-채널 트랜지스터의 소스에 커플링되고, 제 9 P-채널 트랜지스터의 드레인은 제 9 N-채널 트랜지스터의 드레인 및 제 13 P-채널 트랜지스터의 드레인에 커플링되고, 제 9 N-채널 트랜지스터의 소스는 제 7 N-채널 트랜지스터의 드레인에 커플링되고, 제 7 N-채널 트랜지스터의 소스는 제 5 N-채널 트랜지스터의 드레인 및 제 6 N-채널 트랜지스터의 소스에 커플링되고, 제 5 N-채널 트랜지스터의 소스는 제 15 N-채널 트랜지스터의 드레인에 커플링되고, 제 6 P-채널 트랜지스터의 드레인은 제 8 P-채널 트랜지스터의 소스에 커플링되고, 제 8 P-채널 트랜지스터의 드레인은 제 8 N-채널 트랜지스터의 드레인 및 제 12 P-채널 트랜지스터의 드레인에 커플링되고, 제 8 N-채널 트랜지스터의 소스는 제 6 N-채널 트랜지스터의 드레인에 커플링되고, 제 12 P-채널 트랜지스터의 소스는 제 13 P-채널 트랜지스터의 소스 및 제 2 서플라이 레일에 커플링되고, 제 12 P-채널 트랜지스터의 게이트는 제 13 P-채널 트랜지스터의 게이트에 커플링되고, 제 9 N-채널 트랜지스터의 게이트는 제 8 N-채널 트랜지스터의 게이트 및 제 10 N-채널 트랜지스터의 게이트에 커플링되고, 제 4 P-채널 트랜지스터의 드레인은 제 5 P-채널 트랜지스터의 소스에 커플링되고, 제 5 P-채널 트랜지스터의 드레인은 제 10 N-채널 트랜지스터의 드레인 및 제 11 P-채널 트랜지스터의 드레인에 커플링되고, 제 10 N-채널 트랜지스터의 드레인은 제 10 N-채널 트랜지스터의 게이트에 커플링되고, 제 10 N-채널 트랜지스터의 소스는 제 4 N-채널 트랜지스터의 드레인 및 제 6 N-채널 트랜지스터의 소스에 커플링되고, 제 4 N-채널 트랜지스터의 소스는 제 14 N-채널 트랜지스터의 드레인에 커플링되고, 제 2 P-채널 트랜지스터의 드레인은 제 3 P-채널 트랜지스터의 소스에 커플링되고, 제 3 P-채널 트랜지스터의 드레인은 제 2 P-채널 트랜지스터의 게이트 및 제 3 N-채널 트랜지스터의 드레인에 커플링되고, 제 3 N-채널 트랜지스터의 소스는 제 13 N-채널 트랜지스터의 드레인에 커플링되고, 제 1 P-채널 트랜지스터의 게이트는 제 1 P-채널 트랜지스터의 드레인 및 제 3 P-채널 트랜지스터의 게이트에 커플링되고, 제 3 P-채널 트랜지스터의 게이트는 제 5 P-채널 트랜지스터의 게이트 및 제 8 P-채널 트랜지스터의 게이트에 커플링되고, 제 8 P-채널 트랜지스터의 게이트는 제 9 P-채널 트랜지스터의 게이트에 커플링되고, 제 2 P-채널 트랜지스터의 게이트는 제 4 P-채널 트랜지스터의 게이트 및 제 6 P-채널 트랜지스터의 게이트에 커플링되고, 제 6 P-채널 트랜지스터의 게이트는 제 7 P-채널 트랜지스터의 게이트에 커플링되고, 제 1 P-채널 트랜지스터의 드레인은 제 7 N-채널 트랜지스터의 드레인에 커플링되고, 제 2 N-채널 트랜지스터의 소스는 제 12 N-채널 트랜지스터의 드레인에 커플링되고, 제 1 N-채널 트랜지스터의 게이트는 제 2 N-채널 트랜지스터의 게이트 및 제 10 P-채널 트랜지스터의 드레인에 커플링되고, 제 1 N-채널 트랜지스터의 소스는 제 11 N-채널 트랜지스터의 드레인에 커플링되고, 제 1 N-채널 트랜지스터의 게이트는 제 1 N-채널 트랜지스터의 드레인에 커플링되고, 제 10 P-채널 트랜지스터의 소스는 제 2 서플라이 레일에 커플링되고, 제 2 N-채널 트랜지스터의 게이트는 제 3 N-채널 트랜지스터의 게이트 및 제 4 N-채널 트랜지스터의 게이트에 커플링되고, 제 4 N-채널 트랜지스터의 게이트는 제 5 N-채널 트랜지스터의 게이트에 커플링되고, 제 10 P-채널 트랜지스터 및 제 12 P-채널 트랜지스터의 게이트들은 제 2 파워 다운 신호를 수신하도록 구성된다.
제 2 파워 다운 신호는 제 1 파워 다운 신호의 반전이다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기는, 그라운드 레일, 제 1 서플라이 레일과 그라운드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, 제 2 서플라이 레일과 그라운드 레일 사이에 제 2 의 미리 결정된 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성된 제 2 서플라이 레일, 및 한 쌍의 출력 접속부를 포함한다. 또 한, 이 증폭기는, 증폭부를 제공하도록 구성된 복수의 제 1 트랜지스터를 포함하며, 복수의 제 1 트랜지스터들 중 각각의 트랜지스터는 제 1 의 미리 결정된 서플라이 전압보다 작은 신뢰도 한계로 제조된다. 신뢰도 한계는 대략 제 2 의 미리 결정된 서플라이 전압이다. 이 증폭기는, 한 쌍의 출력 접속부 중 각각의 출력 접속부를 증폭기의 턴오프 동안 제 2 의 미리 결정된 서플라이 전압으로 풀링하도록 구성된 한 쌍의 트랜지스터를 더 포함한다. 이 증폭기는, 복수의 제 1 트랜지스터와 그라운드 레일 사이에 개재된 복수의 제 2 트랜지스터를 더 포함한다. 복수의 제 3 트랜지스터는, 복수의 제 1 트랜지스터를 턴오프 동안 서플라이 레일로부터 선택적으로 접속해제시키도록 구성된다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기는, 그라운드 레일, 서플라이 레일과 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, 미리 결정된 신뢰도 전압 한계로 제조된 복수의 제 1 금속 산화물 반도체 트랜지스터를 포함한다. 이 한계는 미리 결정된 서플라이 전압보다 작다. 또한, 이 증폭기는, 복수의 제 1 트랜지스터 중 각각의 트랜지스터에 대해 턴오프 동안 미리 결정된 신뢰도 전압 한계를 초과하는 전압 스트레스를 방지하기 위한 넌-레벨 시프팅 수단을 포함한다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기를 동작시키는 방법은, 미리 결정된 신뢰도 전압 한계로 제조된 증폭 및 바이어싱 코어 트랜지스터를 제공하는 단계를 포함한다. 또한, 이 방법은, 증폭 및 바이어싱 코어 트랜지스터에 전원 전압을 제공하는 단계를 포함하며, 전원 전압은 미리 결정된 신뢰도 전압 한계를 초과한다. 이 방법은, 미리 결정된 신뢰도 전압 한계를 초과하지 않도록 증폭기의 출력을 vddL 전압까지 클램핑하는 단계를 더 포함하며, 이 단계는 증폭기의 턴오프 동안 수행된다. 이 방법은, 턴오프 동안, 증폭 및 바이어싱 코어 트랜지스터를 그라운드로부터 접속해제하는 단계를 더 포함한다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기를 동작시키는 방법은, 미리 결정된 신뢰도 전압 레벨로 제조된 증폭 및 바이어싱 코어 트랜지스터를 제공하는 단계를 포함한다. 또한, 이 방법은, 증폭 및 바이어싱 코어 트랜지스터에 전원 전압을 제공하는 단계를 포함하며, 전원 전압은 미리 결정된 신뢰도 한계를 초과한다. 이 방법은, 제 1 파워 다운 신호를 수신하는 단계, 및 제 1 파워 다운 신호를 반전 및 레벨 시프팅하여 제 2 파워 다운 신호를 발생시키는 단계를 더 포함한다. 제 2 파워 다운 신호는 미리 결정된 신뢰도 전원 한계와 전원 전압 사이에서 변화한다. 이 방법은, 파워 다운 동안 제 1 파워 다운 신호를 이용하여 증폭 및 바이어싱 코어 트랜지스터를 증폭기의 그라운드 레일로부터 전기적으로 분리시키는 단계, 및 파워 다운 동안 제 2 파워 다운 신호를 이용하여 증폭 및 바이어싱 코어 트랜지스터를 전원 전압으로부터 분리시키는 단계를 더 포함한다.
일 실시형태에서, 연산 증폭기를 동작시키는 방법은, 미리 결정된 신뢰도 전압 한계로 제조된 증폭 및 바이어싱 코어 트랜지스터를 제공하는 단계를 포함한다. 또한, 이 방법은, 증폭 및 바이어싱 코어 트랜지스터에 전원 전압을 제공하는 단계를 포함한다. 전원 전압은 미리 결정된 신뢰도 전압 한계를 초과한다. 이 방법은, 증폭 및 바이어싱 코어 트랜지스터 중 적어도 2 개의 게이트에 바이어 싱 전압을 제공하는 단계를 더 포함한다. 바이어싱 전압은 미리 결정된 신뢰도 전압 한계를 초과하지 않는다.
일 실시형태에서, 연산 트랜스컨덕턴스 증폭기는 (1) 그라운드 레일, (2) 제 1 서플라이 레일과 그라운드 레일 사이에 제 1 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성된 제 1 서플라이 레일, (3) 제 1 서플라이 전압보다 작은 제 2 서플라이 전압을 제 2 서플라이 레일과 그라운드 레일 사이에 제공하는 제 2 전원에 접속되도록 구성된 제 2 서플라이 레일, (4) 입력 스테이지, 및 (5) 입력 스테이지에 커플링된 출력 스테이지를 포함한다. 출력 스테이지는 제 1 측 및 제 2 측을 갖는다. 제 1 측은 제 1 증폭 트랜지스터, 제 1 바이어스 트랜지스터 및 복수의 제 1 보호 트랜지스터를 포함한다. 제 2 측은 제 2 증폭 트랜지스터, 제 2 바이어스 트랜지스터 및 복수의 제 2 보호 트랜지스터를 포함한다. 제 1 증폭 트랜지스터, 제 1 바이어스 트랜지스터, 복수의 제 1 보호 트랜지스터, 제 2 증폭 트랜지스터, 제 2 바이어스 트랜지스터, 복수의 제 2 보호 트랜지스터 중 각각의 트랜지스터는 드레인, 게이트 및 소스를 갖는다. 제 1 측의 트랜지스터들은, 예를 들어, 도 2 에 도시된 트랜지스터 MP4, MP6, MN5 및 MN3 과 같이, 제 1 서플라이 레일과 그라운드 레일 사이에 직렬로 접속된다. 제 2 측의 트랜지스터들은, 예를 들어, 도 2 에 도시된 트랜지스터 MP3, MP5, MN2 및 MN4 와 같이 제 1 서플라이 레일과 그라운드 레일 사이에 직렬로 접속된다. 제 1 측 및 제 2 측의 트랜지스터들은 제 1 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된다. 복수의 제 1 및 복수의 제 2 보호 트랜지스터들의 게이트들은 제 2 서플라 이 레일에 커플링된다.
본 발명의 이 실시형태들 및 양태들 그리고 다른 실시형태들 및 양태들은 다음의 설명, 도면 및 첨부된 청구항을 참조하여 더 명백하게 이해될 것이다.
도면의 간단한 설명
도 1 은 단순화된 2 스테이지의 연산 증폭기에 대한 선택된 엘리먼트들을 도시한다.
도 2 는 연산 트랜스컨덕턴스 증폭기의 선택된 엘리먼트들을 도시한다.
도 3 은 텔레스코픽 증폭기의 선택된 엘리먼트들을 도시한다.
도 4 는 스위칭 커패시터 네트워크의 선택된 엘리먼트들을 도시한다.
도 5 는 도 4 에 도시된 스위치들의 상태를 제어하는 클럭 T1 및 T2 에 대한 타이밍도 500A 및 500B 를 도시한다.
도 6 은 도 4 에 도시된 스위칭 커패시터 네트워크의 변형예에 대한 선택된 엘리먼트들을 도시하는 블록도이다.
도 7 은 도 4 에 도시된 스위칭 커패시터 네트워크의 또 다른 변형예에 대한 선택된 엘리먼트들을 도시하는 블록도이다.
도 8 은 또 다른 스위칭 커패시터 적분기의 선택된 엘리먼트들을 도시한다.
도 9 는 도 8 의 적분기의 모델을 도시한다.
도 10 은 단일 스테이지의 텔레스코픽 연산 트랜스컨덕턴스 증폭기의 선택된 엘리먼트들을 도시한다.
도 11 은 제어된 파워 다운 능력을 갖는 연산 트랜스컨덕턴스 증폭기를 도시 한다.
도 12 는 파워 다운 제어 신호를 위한 레벨 시프터를 포함하는 연산 트랜스컨덕턴스 증폭기를 도시한다.
도 13 은 턴오프 동안 추가적으로 보호되는 연산 트랜스 컨덕턴스 증폭기를 도시한다.
상세한 설명
본 명세서에서, 용어 "실시형태", "변형예" 및 이와 유사한 표현들은 특정한 장치, 프로세스 또는 제조품을 지칭하는데 사용되며, 필수적으로 동일한 장치, 프로세스 또는 제조품를 지칭하는 것은 아니다. 따라서, 하나의 장소 또는 하나의 문맥에서 사용된 "일 실시형태" (또는 이와 유사한 표현) 는 특정한 장치, 프로세스 또는 제조품을 지칭할 수도 있고; 다른 장소에서의 동일 또는 유사한 표현은 다른 장치, 프로세스 또는 제조품을 지칭할 수도 있다. 표현 "대안적 실시형태" 및 이와 유사한 문구는 다수의 상이한 가능한 실시형태들 중 하나를 나타내는데 사용될 수도 있다. 가능한 실시형태들의 수는 필수적으로 2 또는 임의의 다른 양으로 한정되는 것은 아니다.
"연산 트랜스컨덕턴스 증폭기" 즉 "OTA" 는 증폭기, 버퍼, 또는 입력 전압이 출력 전류를 생성하는 개별적 컴포넌트들의 유사한 구성이며, 실질적인 전류원 (고 임피던스) 출력 또는 출력들을 제공하도록 설계된 전압-제어 전류원이다.
"코어" 디바이스는 "IO" 디바이스의 게이트 산화물층에 비해 얇은 게이트 산화물층으로 제조된 반도체 트랜지스터 및 이와 유사한 디바이스이다. 코어 디 바이스의 얇은 산화물층은 통상적으로 IO 디바이스의 속도에 비해 코어 디바이스의 속도를 증가시킨다. 코어 디바이스는 통상적으로, IO 디바이스의 서플라이 전압 ("IO 서플라이 전압") 에 비해 낮은 서플라이 전압 ("코어 서플라이 전압") 을 이용하고, IO 디바이스의 전원 전압은 코어 전원 전압보다 2 또는 3 배 높을 수도 있다. 코어 디바이스의 신뢰도 전압 한계는 실질적으로 코어 서플라이 전압이며; 유사하게, IO 디바이스의 신뢰도 전압 한계는 실질적으로 IO 서플라이 전압이다. 코어 트랜지스터는 칩의 중심부에 상주할 수도 있으며, 패킹 밀도 및 고속 성능을 위해 프로세스 엔지니어링의 현재 상태에 따라 최적화될 수도 있다. IO 디바이스의 비교적 두꺼운 산화물층은 비교적 높은 IO 서플라이 전압에 의한 동작을 허용한다. 몇몇 실시형태 및 변형예에서, IO 서플라이 전압은 3.2 와 3.4 볼트 사이이다. 몇몇 실시형태 및 변형예에서, IO 서플라이 전압은 2.1 과 2.3 볼트 사이이고, 코어 서플라이 전압은 1.2 와 1.4 볼트 사이이다.
AT, 가입자국, 사용자 장비, UE, 이동 단말기, MT 또는 셀룰러 통신 디바이스로도 지칭될 수 있는 액세스 단말기는 이동식일 수도 있고 고정식일 수도 있으며, 하나 이상의 기지국과 통신할 수도 있다. 액세스 단말기는, 개인용 컴퓨터 (PC) 카드, 외부 또는 내부 모뎀, 무선 전화 및 무선 통신 능력을 갖춘 개인 휴대 정보 단말기 (PDA) 를 포함하는 임의의 다수 타입의 디바이스일 수도 있지만, 이에 한정되는 것은 아니다. 액세스 단말기는 하나 이상의 기지국 트랜시버를 통해, 무선 네트워크 제어기로 데이터 패킷을 송신하거나 무선 네트워크 제어기로부터 데이터 패킷을 수신한다.
기지국 트랜시버 및 기지국 제어기는, 무선 네트워크, RN, 액세스 네트워크 또는 AN 으로 지칭되는 네트워크의 일부이다. 무선 네트워크는 UTRAN 즉 UMTS 지상 무선 액세스 네트워크일 수도 있다. 이 무선 네트워크는 다수의 액세스 단말기들 사이에서 데이터 패킷을 전송할 수도 있다. 무선 네트워크는 그 무선 네트워크 외부에서, 통합 인트라넷, 인터넷, 통상적인 공중 교환 전화 네트워크 (PSTN; public switched telephone network), 또는 다른 무선 네트워크와 같은 추가적인 네트워크에 추가적으로 접속될 수도 있고, 각각의 액세스 단말기와 이러한 외부 네트워크 사이에서 데이터 및 음성 패킷을 전송할 수도 있다. 통상적인 구현 및 특정한 구현에 따라, 무선 네트워크의 기지국 트랜시버는, 노드-B, 기지국 시스템 (BSS) 및 단순히 기지국을 포함하는 다른 명칭으로 지칭될 수도 있다. 유사하게, 기지국 제어기는, 무선 네트워크 제어기, RNC, 제어기, 이동 스위칭 센터 또는 서빙 GPRS 지원 노드를 포함하는 다른 명칭으로 지칭될 수도 있다.
본 명세서의 범주는, CMOS 디바이스를 이용하는 이러한 무선 통신 시스템 컴포넌트들 및 이와 유사한 무선 통신 시스템 컴포넌트들뿐만 아니라 다른 전자 장비까지 확장된다.
여기서 사용되는 용어 "예시적인" 은 "예, 예시, 또는 예증으로서 제공되는"의 의미로 사용된다. "예시적인" 것으로서 여기에서 설명되는 실시형태 또는 변형예는 다른 실시형태 또는 변형예에 비하여 반드시 바람직하거나 유리한 것으로서 해석할 필요는 없다. 본 명세서에 기술된 모든 실시형태 및 변형예는, 당업계의 당사자가 본 발명을 실시 및 이용할 수 있도록 제공되는 예시적인 실시형태 및 변형예이며, 본 발명에 부여되는 법적 보호의 범주를 필수적으로 한정하기 위한 것은 아니다.
CMOS 기술 스케일링은 계속하여 무어의 법칙 (Moore's Law) 에 따르고 있고, 현재 울트라-딥 서브마이크론 또는 나노미터 (0.1 ㎛ 미만) 의 범위까지 이르렀다. 더 작은 피처 사이즈는, 더 낮은 전력 소모로 더 높은 디지털 회로 밀도 (즉, 유닛 영역당 더 높은 기능) 를 허용한다. 또한, 더 고속의 트랜지스터의 가용성때문에, 더 높은 시스템 속도를 제공한다. 이러한 소형 디바이스들의 신뢰할 수 있는 동작을 보장하기 위해, 동작 서플라이 전압이 감소될 필요가 있을 것이다. 예를 들어, 65 nm CMOS 코어 디바이스에 대해 추천되는 공칭 서플라이 전압은 1.2 볼트 또는 그 근처 (예를 들어, 1.1 내지 1.3 볼트) 일 수도 있다.
예를 들어, 디지털 동적 전력 소모는 일반적으로 서플라이 전압에 대한 2 차 관계식:
Figure 112009066595172-PCT00001
를 따르기 때문에, 디지털 회로에 대해 더 낮은 서플라이 전압이 이점이 있다. 이 관계식에서, P 는 전력 소모이고, α 는 능동 팩터이고, C 는 총 노드 커패시턴스이고, f 는 동작 주파수이고, VDD 는 서플라이 전압을 나타낸다.
간략하게 전술한 바와 같이, 다수의 아날로그, 디지털 입력/출력 (IO) 인터페이스들 및 다른 블록들은 1.1 볼트보다 높은 서플라이 전압을 이용한다. 예를 들어, 고속 USB 인터페이스는 3.3V 의 서플라이 전압을 요구할 수도 있고, 더블 데이터 레이트 1 (DDR-1) IO 는 2.5V 의 서플라이 전압을 요구할 수도 있고; 더블 데이터 레이트 2 (DDR-2) IO 는 1.8V 의 서플라이 전압에서 동작할 수도 있다.
예를 들어, 셀 전화 애플리케이션은, 50 mW 의 최대 전력이 32 Ω 이어폰 스피커에 전달되도록 특정할 수도 있고, 약 500 mW 가 8 Ω 확성기에 전달되도록 특정할 수도 있다. 따라서, 이어폰의 전력 증폭기는 약 3.58 볼트인 차동 피크 투 피크 신호 스윙을 수용할 수 있어야 한다. 40 dB 의 보통의 선형성에 대해, 이러한 증폭기에서 2 개의 출력 디바이스를 통한 150 mV 의 포화 전압을 고려하면, 적절한 동작을 위해 2.1 볼트의 서플라이 전압이 요구될 수도 있다. 클래스 D 또는 클래스 AB 의 확성기 구동기에 대해, 로드를 통한 최대 차동 신호 스윙은 약 5.65 볼트이다. 보통의 선형성에 대해 3.1 볼트의 서플라이 전압이 요구될 수도 있다. 높은 선형성 (60 dB 및 그 이상) 에 대해, 3.3V 의 서플라이 전압이 요구될 수도 있다 (출력 디바이스를 통한 250 mV 의 포화 전압을 허용함).
일반적으로, 대부분의 아날로그 회로에서는 더 높은 신호 스윙의 가용성에 기인하여 비교적 높은 서플라이 전압이 선호된다. 더 높은 서플라이 전압에서는, 전력-, 영역- 및 잡음-효율적 텔레스코픽 증폭기가 유용하고, 다수의 애플리케이션에 대해 만족스러운 출력 신호 스윙을 제공한다. 비교적 낮은 전원 전압에서는, 충분한 DC 이득을 달성하기 위해 멀티-스테이지 증폭기가 대신 요구될 수도 있다. 멀티-스테이지 증폭기는 안정성을 위해 큰 보상 커패시터를 요구할 수도 있고, 이러한 멀티-스테이지-증폭기는 더 많은 전류를 소모할 수도 있고, 일반적으로 싱글-스테이지 텔레스코픽 증폭기보다 더 잡음이 심할 수도 있다.
또한, 아날로그 회로는 잡음이 제한된 회로에서 더 낮은 전력 소모를 나타내 기 때문에 더 높은 서플라이 전압이 바람직할 수도 있다. 이 현상을 증명하는 유도는 다음과 같다.
로드 커패시터를 구동할 때의 OP 앰프 전력 낭비 (dissipation) 는 수식:
P = VDDID (1)
로 주어진다.
아날로그 회로의 속도는 op 앰프의 단위 이득 대역폭에 의해 결정되며, 이것은 수식 2:
Figure 112009066595172-PCT00002
(2)
로 주어진다.
동적 범위에 대한 수식은:
Figure 112009066595172-PCT00003
(3)
이다.
마지막으로, gm 은:
Figure 112009066595172-PCT00004
(4)
으로 표현될 수 있다.
상기 수식들의 결합으로부터, 전력 낭비가 동적 범위, 속도 및 서플라이 전압의 항으로 표현될 수 있다.
Figure 112009066595172-PCT00005
(5)
따라서, 서플라이 전압을 감소시키는 것은, 동적 범위를 일정하게 유지하기 위해 로드 커패시턴스에서의 증가가 수반되면, 전력 소모를 증가시킬 수도 있다. 상기 유도에서는, 전력 효율성을 위해 문턱전압 아래 (subthreshold) 의 동작이 가정되었다.
또한, 나노미터 스케일 디바이스의 특정한 DC 특성은 더 높은 서플라이 전압에서 개선될 수도 있다. 이를 다음의 단락에서 간략하게 증명한다.
문턱전압 아래이며 강한 반전 동작 영역에 있는 트랜지스터의 트랜스컨덕턴스는 상기 수식 (4) 및 아래의 수식 (6):
Figure 112009066595172-PCT00006
(6)
에 의해 각각 주어진다. 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 의 단위 이득 주파수는 드레인 전류에 대한 2 차식을 이용하여 다음의 수식:
Figure 112009066595172-PCT00007
(7)
에 의해 주어질 수도 있다. 따라서, 트랜지스터의 단위 이득은 CMOS 다운스케일링에 따라 증가한다. 따라서, 적어도 몇몇 애플리케이션에서는, 다운스케일링이 DC 및 AC 동작 특성을 개선시키게 된다.
주요한 CMOS 디바이스 고장의 메커니즘은 시간 독립적 유전체 브레이크다운 (TDDB), 핫 캐리어 주입 (HCI), PMOSFET 의 NBTI (Negative Bias Threshold Instability) 및 접합 브레이크다운이다. 접합 브레이크다운은 현재의 나노미터 스케일 디바이스에 대해서는 주요한 신뢰도 고려사항이 아니므로, 이하, 나머지 고장 메커니즘 각각에 대해 간략하게 기술한다.
게이트 산화물 브레이크다운으로도 공지된 TDDB 는 게이트 산화물을 가로지르는 과도한 전계에 의해 유발된다. 게이트 산화물이 손상된 경우, 게이트 전류가 증가되고, 디바이스는 더 이상 게이트 전압에 의해 제어되지 않는다.
HCI 는, 게이트 산화물로 주입되는 높은 에너지의 캐리어에 의해 유발된다. 높은 드레인-소스 전계에 기인하여 캐리어가 충분한 운동 에너지를 획득한 경우, 캐리어들은 충돌 이온화를 유발한다. 충돌 이온화에 의해 발생된 몇몇 전자-홀 쌍들은 게이트 산화물 쪽으로 편향되어 게이트 산화물에 트랩될 수 있다. 이 현상은 디바이스의 문턱 전압에서의 시프트를 유발한다.
NBTI 는, PMOS 가 네거티브 게이트-소스 전압 하에서 스트레스를 받는 경우에 발생하여, 문턱 전압을 증가시키고, 드레인 전류 및 트랜스컨덕턴스에서의 감소를 초래한다. NBTI 의 효과는 더 높은 온도 및 더 짧은 채널 길이에서 악화된다. 게이트 바이어스가 하이와 로우 사이에서 스위칭되는 동적 조건 하에서의 NBTI 의 효과는, 정적 조건에 비해 더 긴 수명이 달성되는 것을 나타낸다. NBTI 는 박막형 산화물 PMOSFET 에서 심각한 신뢰도 고려사항일 수도 있다.
표 1 은 통상적인 65 nm 의 현재의 CMOS 기술에서 65 nm 의 박막형 산화물 (코어) 트랜지스터 및 0.25 ㎛ 의 후막형 산화물 (IO) 트랜지스터에 대한 다양한 신뢰도 전압을 나타낸다. 표 1 에 나타낸 바와 같이, 이들 코어 트랜지스터에 대한 최대 허용 서플라이 전압은 1.4V 일 수도 있으며, 이 서플라이 전압은 PMOS NBTI 및 NMOS/PMOS HCI 수명 신뢰도 고려사항에 의해 결정된다.
Figure 112009066595172-PCT00008
요약하면, (1) 아날로그 회로에 대한 서플라이 전압은 외부 인터페이스에 의해 지정될 수도 있고, (2) 비교적 높은 서플라이 전압은 나노미터 기술에서의 디바이스 성능에 바람직할 수도 있고, (3) 비교적 높은 서플라이 전압은 전력 소모를 낮출 수도 있다.
비교적 높은 전원 (IO) 전압의 OTA 는 비교적 낮은 전원 전압의 코어 디바이스를 이용하여 구현될 수 있다. 이러한 OTA 에서, 트랜지스터는, 어떠한 디바이스도 게이트와 드레인, 게이트와 소스 또는 드레인과 소스 노드들 사이에서 높은 전압을 경험하지 않는 것을 보장하기 위해 캐스코드 기술을 이용하여 적층될 수도 있다.
도 1 은, 출력부 op 및 on 에 레일-투-레일 출력 능력을 갖는 단순화된 2 스테이지의 연산 증폭기 (100) 에 대한 선택된 엘리먼트들을 도시한다. 변형예에서, 증폭기 (100) 는 오직 코어 디바이스만을 이용할 수도 있고, 2.1 볼트 전원 (vddH) 에 의해 전력공급될 수도 있다. 트랜지스터 MN1, MN6, MN7, MP1 및 MP2 가, 입력부 ip 및 in 을 갖는 증폭기 (100) 의 제 1 이득 스테이지를 형성하고, MN2, MN3, MN4, MN5, MP3, MP4, MP5 및 MP6 이 출력 스테이지를 형성하고, C1 및 C2 는 밀러 (Miller) 보상 커패시터이다. 증폭기 (100) 는 완전 차동이다. 공통 노드 피드백, 및 vbn 및 vbp 전압을 위한 바이어스 회로는 도 1 에 도시하지 않았다.
NMOS 트랜지스터 MN4 및 MN5 는 전압 Vbias1 에 의해 적절하게 바이어싱되고, PMOs 트랜지스터 MP5 및 MP6 은 전압 Vbias2 에 의해 적절하게 바이어싱된다. 이러한 방식으로, MN4, MN5, MP5 및 MP6 이 전압 오버스트레스로부터 보호된다. 따라서, 증폭기 (100) 의 출력 스테이지는, vddH 와 vss 사이의 높은 전원 전압 차이에 의해 코어 디바이스 MN2 내지 MN5 및 MP3 내지 MP6 를 오버스트레스하는 신뢰도의 문제 없이, 레일-투-레일 출력을 전달할 수 있다.
도 2 는 증폭기 (100) 와 유사한 연산 트랜스컨덕턴스 증폭기 (200) 의 선택된 엘리먼트들을 도시한다. 그러나, 여기서, 트랜지스터 MN4, MN5, MP5 및 MP6 의 게이트들은 vddL 전원에 접속된다. 전원 전압 vddH 및 vddL 은 각각 IO 의 전원 전압 및 코어의 전원 전압이다. IO 의 전원 vddH 는 약 2.1 볼트일 수도 있고, 코어의 전원 vddL 은 약 1.3 볼트일 수도 있다.
MN4, MN5, MP5 및 MP6 디바이스는 각각 MN2, MN3, MP3, MP4 에 대한 보호 디바이스로서 작동한다. 예를 들어, 출력 전압 op 가 vddH 레일 (vddH 레벨보다 1 vds 작음) 까지 상승하는 경우, MN4 는 MN2 를 차폐하여, MN2 의 드레인-소스 및 드레인-게이트의 전위 강하가 신뢰도 한계를 초과하는 것을 방지한다. 이와 동시에, MN4 는 게이트 전위가 vddL 로 설정되어 있기 때문에 스트레스 한계 미만이다. op 출력이 vddH 레일까지 상승하는 경우에도 MP3 및 MP5 는 스트레스받지 않는다. 한편, op 출력 전압이 vss 레일 (vss 보다 1 vds 큼) 에 도달하는 경우에도, MN2 및 MN4 는 스트레스받지 않는다. 이제, MP5 는 보호 디바이스로서 작동하여, MP3 을 스트레스로부터 차폐한다. 동일한 보호 방식이 on 출력 스테이지에도 적용되어, MN5 가 MN3 을 보호하고, MP6 이 MP4 를 보호한다.
레일-투-레일 출력 스윙이 요구되지 않으면, 도 3 에 도시된 증폭기 (300) 와 같은 텔레스코픽 증폭기가 스위칭 커패시터 (SC) 및 비교적 높은 전원 전압 (예를 들어, IO 전원 전압) 을 이용하는 다른 블록에서 이용될 수도 있다. 텔레스코픽 증폭기 (300) 는 모두 코어 디바이스로 구성될 수도 있다. 도시된 바와 같이, 텔레스코픽 증폭기 (300) 는 다수의 캐스코드 트랜지스터를 가져서, 비교적 높은 서플라이 전압 (예를 들어, 2.1 볼트 또는 더 높은 전압) 을 이용해도 개별적 코어 디바이스들이 과도한 전압 스트레스를 받지 않을 것이다.
도 4 는, IO 및 코어 디바이스의 조합을 이용하여, 또는 오직 코어 디바이스만을 이용하여 구현될 수 있는 스위칭 커패시터 네트워크 (400) 의 선택된 엘리먼트들을 도시한다. 단순화를 위해 단일단 네트워크가 도시되어 있지만, 더 양호한 동적 범위 및 공통 모드 잡음에 대한 면역을 위해, 실시시에는 (필요한 변경을 통해) 평형 (balanced) 차동 또는 완전 차동 버전이 이용될 수도 있다. 네트워크 (400) 에서, OTA1 및 OTA2 는 동작 트랜스컨덕턴스 증폭기이고, 스위치 S1 내지 S4 각각은 하나의 NMOS 트랜지스터를 포함할 수도 있고, 또는 PMOS 트랜지스터와 병렬인 NMOS 트랜지스터의 상보적인 쌍을 포함할 수도 있다. 도 5 는 도 4 의 스위치들의 상태를 제어하는 클럭 T1 및 T2 에 대한 타이밍도 500A 및 500B 를 도시한다. 클럭 T1 은 스위칭 S1 및 S3 (제 1 세트의 스위치) 을 제어하고, 클럭 T2 는 스위치 S2 및 S4 (제 2 세트의 스위치) 를 제어한다. 이 2 세트의 스위치들을 제어하는 타이밍 펄스 (또는 클럭 위상) 는 비-중첩일 수도 있고, 실질적으로 비-중첩, 즉, 스위치 S1 및 S3 이 클로즈될 때 스위치 S2 및 S4 가 오픈되고, 스위치 S1 및 S3 이 오픈될 때 스위치 S2 및 S4 가 클로즈될 수도 있다. 2 세트의 스위치들의 타이밍 펄스는 실질적으로 대칭, 즉, 약 50 퍼센트의 듀티 사이클을 가질 수도 있다. NMOS 트랜지스터, PMOS 트랜지스터 및 송신 게이트 (병렬 NMOS/PMOS) 트랜지스터를 이용하여 스위치가 구현될 수도 있는 다양한 실시예가 제시될 수도 있다. 클럭 T1 및 T2 는 대응하는 세트의 트랜지스터 스위치의 게이 트에 접속되어, 트랜지스터들을 온/클로즈 및 오프/오픈으로 게이팅한다.
동작시에, S1 이 클로즈되면, OTA1 의 출력은 S2 및 커패시터 Cs 의 제 1 단자에 전기적으로 접속된다. 반대로, S1 이 오픈되면, OTA1 의 출력은 S2 및 커패시터 Cs 의 제 1 단자로부터 전기적으로 접속해제된다. S2 가 클로즈되면, 그라운드 (또는 공통 모드) 노드가 S1 및 커패시터 Cs 의 제 1 단자에 전기적으로 접속된다. 반대로, 스위치 S2 가 오픈되면, 그라운드가 S1 및 커패시터 Cs 의 제 1 단자로부터 전기적으로 접속해제된다. S3 이 클로즈되면, 그라운드가 S4 및 커패시터 Cs 의 제 2 단자에 전기적으로 접속된다. 반대로, 스위치 S3 이 오픈되면, 그라운드 (또는 공통 모드 전압) 가 S4 및 커패시터 Cs 의 네거티브 단자로부터 전기적으로 접속해제된다. S4 가 클로즈되면, S3 및 커패시터 Cs 의 제 2 단자가 OTA2 의 반전 입력에 전기적으로 접속된다. 반대로, S4 가 오픈되면, S3 및 커패시터 Cs 의 제 2 단자가 OTA2 의 반전 입력으로부터 접속해제된다. 입력 샘플링 위상 동안, 즉, 클럭 T1 이 하이인 경우, 커패시터 Cs 는 OTA1 의 출력 전압 Vi 로 충전된다. 전하 전달 위상 동안, 즉, 클럭 T2 가 하이인 경우, 커패시터 Cs 에 저장된 전하는 커패시터 C2 로 전달된다.
전하 주입에 기인한 왜곡을 방지하기 위해 바텀 플레이트 샘플링 (bottom plate sampling; S1 직전에 스위칭 S3 을 오픈함) 이 이용될 수도 있음을 유의해야 한다.
도 6 은 네트워크 (600) 의 선택된 엘리먼트들을 도시하는 블록도이다. 네트워크 (600) 는, 스위치 S1 내지 S4 가 모두 코어 트랜지스터로 이루어진, 네트 워크 (400) 의 변형예이다. 스위치 S1 내지 S4 의 코어 트랜지스터들은 1.3 볼트의 더 낮은 서플라이 전압에서 동작할 수도 있고, 65 nm 스케일로 제조될 수도 있다. 스위치 S1 내지 S4 각각은 상보적 NMOS/PMOS 코어 트랜지스터를 이용하여 구현될 수도 있다. 또한, 증폭기 OTA1 및 OTA2 각각은 모두 코어 디바이스를 이용하여 구성될 수도 있고, 도 1 및/또는 도 2 에 도시된 바와 같이, 2.1 볼트의 더 높은 IO 서플라이 전압에서 동작할 (즉, 전력공급될) 수도 있다.
도 7 은 또 다른 네트워크 (700) 의 선택된 엘리먼트들을 도시하는 블록도이다. 네트워크 (700) 는, S1 및 S2 는 IO 트랜지스터를 이용하여 이루어지고, 스위치 S3 및 S4 는 코어 트랜지스터로 이루어진, 네트워크 (400) 의 변형예이다. 스위치 S1 은 상보적 NMOS/PMOS 트랜지스터 쌍이고, 스위치 S2 내지 S4 각각은 NMOS 트랜지스터를 포함한다. 스위치 S1 및 S2 는 65 nm 스케일로 비교적 높은 IO 전압 신뢰도 한계 (예를 들어, 2.1 볼트) 로 제조된 후막형 산화물 트랜지스터 스위치일 수도 있고, S3 및 S4 스위치는, 또한 65 nm 스케일로 비교적 낮은 코어 전압 신뢰도 한계 (예를 들어, 1.3 볼트) 로 제조된 박막형 산화물 스위치일 수도 있다. 또한, 연산 트랜스컨덕턴스 증폭기 OTA1 및 OTA2 각각은 모두 코어 디바이스를 이용하여 구성될 수도 있고, 도 1 및/또는 도 2 에 도시된 바와 같이, 2.1 볼트의 더 높은 IO 서플라이 전압에서 동작할 수도 있다.
도 8 은, IO 와 코어 디바이스의 조합을 이용하여, 또는 모두 코어 디바이스를 이용하여 구현될 수 있는 비반전 스위칭 커패시터 적분기 (800) 의 선택된 엘리먼트들을 도시한다. 도 8 에서, Cs 는 입력 샘플링 커패시터이고, C2 는 적분 커패시터이고, OTA 는 연산 트랜스컨덕턴스 증폭기이다. Cl 및 Cp 는 각각 로드 커패시턴스 및 OTA 기생 커패시턴스를 나타낸다. 로드 커패시턴스 Cl 은, 다음 스테이지 및 OTA 의 출력에 존재하는 모든 기생 파라미터로부터의 샘플링 커패시턴스를 포함할 수도 있다. 적분기 (800) 는, 전술한 T1 및 T2 와 같이, 스위치 S1 및 S3 이 하나의 클럭에 의해 제어되고, S2 및 S4 가 나머지 하나의 클럭에 의해 제어되는 2 개의 비중첩 클럭 위상을 이용하여 동작할 수도 있다.
스위치의 턴온 저항을 무시하면, 제 1 클럭이 온 (ON) 인 경우, 적분기는 도 9 에 도시된 바와 같이 모델링될 수 있다. 이 때, S1 및 S3 이 오픈이고 S2 및 S4 가 클로즈면, 어떠한 전하도 OTA 로부터 커패시터를 충전하는데 이용될 수 없다. 전하 보존에 기초하고 OTA 이득을 가정하면, 초기 전압 점프는 다음의 수식:
Figure 112009066595172-PCT00009
(8)
으로 주어진다.
통상적인 스위칭 커패시터 필터 및 스위칭 커패시터 시그마-델타 변조기 애플리케이션에서, Cs 및 Cl 은 거의 동일한 사이즈이고, C2 는 통상적으로 Cs 및 Cl 모두보다 훨씬 더 크고, Cp 는 대략 Cs 의 10 내지 20 % 이다. 통상적인 상기 값들로, S2/S4 가 클로즈되는 순간 Va 에서 대략 0.5Vi 점프가 있을 것임을 알 수 있다. 입력 공통 모드 전압 (아날로그 그라운드) 이 1.1v 이고, 입력 Vi 가 1.5 볼트 피크-투-피크 스윙을 갖는다고 가정하면 (0.35v 내지 1.85v), Va 에서의 최대 스윙은 대략 +/-0.375v 임을 알 수 있다. 따라서, Va 에서 최소 전압 및 최대 전압은 1.1v +/- 0.375 = 0.725v/1.475v 이다. 2.2 볼트의 전원에서, Va 에서의 전압 스윙은, 스위치 S3/S4 의 트랜지스터들이 모두 박막형 산화물 게이트 코어 NMOS 디바이스인 경우에도, 그 트랜지스터들에 과도한 스트레스를 유발하지 않을 것이다. (S3 에 대해서, Vdg 및 Vds 의 최대값은 1.475 볼트이고, S4 에 대해서, 최대 Vgs 값은 2.2v - 0.725v = 1.475v 이다). 따라서, 전압 스트레스가 감소된다.
이제, 증폭기의 턴오프 동안 텔레스코픽 증폭기에서의 과도 전압을 제어하는 문제를 다룬다. 도 10 은 코어 디바이스 MP1 내지 MP9 및 MN1 내지 MN10 으로 이루어진 단일 스테이지 텔레스코픽 연산 트랜스컨덕턴스 증폭기 (1000) 의 선택될 엘리먼트를 도시한다. 이 증폭기 (1000) 는 높은 IO 서플라이 전압 vddH 에 의해 전력공급된다.
도 11 은 OTA (1000) 과 유사한, 파워 다운 능력을 갖는 연산 트랜스컨덕턴스 증폭기 (1100) 를 도시한다. OTA (1100) 를 파워 다운시키기 위해, 먼저, 바이어스 디바이스를 턴오프한다. 이 경우, 파워 다운 신호 PD 가 하이이면, MN11 이 턴온되어, MN1 내지 MN5 의 게이트 전압이 로우가 되게 하고, 이들 바닥의 바이어스 디바이스들을 셧다운시킨다. 이와 동시에, PDN 은 로우가 되어, MP10 및 MP11 이 바이어스 트랜지스터 MP1 내지 MP9 를 턴오프하게 할 것이다. 이 상태에서, 전원 (vddH) 과 그라운드 (vss) 사이에는 전류가 흐르지 않을 것이다.
이 파워 다운 방법은, vddL (코어 전원 전압) 이 프로세스 신뢰도 한계이고, vddH 가 OTA 에 전력공급하는 더 높은 (IO) 전원 전압인 듀얼 전원 설계에 적용되는 경우, vddH 가 코어 디바이스의 신뢰도 한계를 초과하여 신뢰도 문제를 초래할 수도 있지만, 예를 들어, 전술한 이유때문에, OTA 출력 동적 범위를 증가시키는 것이 바람직할 수도 있다.
이 경우, 다수의 신뢰도 고려사항이 존재할 수도 있다. 첫째로, PMOS 파워 다운 디바이스 MP10, MP11 의 게이트들은, 게이트-소스 전압 강하가 vddH 만큼 커서 vddL 한계를 초과할 것이기 때문에, 파워 다운 모드에서 그라운드까지 로우로 풀링되지 않을 수도 있다. 둘째로, 노드 A (MP1 의 드레인) 및 노드 B (MP3 의 드레인) 각각은 파워 다운 모드에서 vddH 로 강제될 수도 있고, 노드 D (MN2 의 게이트) 는 파워 다운 디바이스 MN11 에 의해 그라운드로 강제될 수도 있으며, 이것은, MN2 및 MN3 에서 과도한 게이트-소스 전압 강하이기 때문에, 이 디바이스들에 대해 오버스트레스 및 그에 의한 신뢰도 문제를 초래할 수도 있다. 세째로, 상단 및 바닥의 바이어스 디바이스들 모두가 턴오프되는 경우, 노드 C (MN10 의 드레인) 및 OTA 출력 op 및 on 은 플로팅될 것이고, 가능하게는, vddH 에 근접한 전압에 고정되고; 이것은, MN8 내지 MN10 뿐만 아니라, 상위 레벨에서 op 및 on 에 접속된 임의의 회로에 대해 오버스트레스 및 그에 의한 신뢰도 문제를 초래할 수도 있다.
도 12 는 OTA (1100) 와 유사하지만 PDN 신호에 대한 레벨 시프터 LS, 파워 다운 PMOS 트랜지스터 MP12 내지 MP14, 및 파워 다운 NMOS 트랜지스터 MN12 내지 MN14 를 더 포함하는 연산 트랜스컨덕턴스 증폭기 (1200) 를 도시한다. 레벨 시프터 LS 는, (1) 실질적으로 vddL (하이) 및 (2) 실질적으로 그라운드/vss (로우) 인 디지털 레벨을 갖는 PDN 신호를 수신하도록 구성되며; 이 레벨들로부터, 레벨 시프터는, (1) 실질적으로 vddH (하이) 및 (2) 예를 들어, 실질적으로 vddL (로우) 과 같은 그라운드 전위보다 높은 어떠한 전압의 대응하는 PDN_H 레벨을 자신의 출력에서 발생시키도록 구성된다. PDN 이 (vddH 와 같은) 하이 레벨이면, PMOS 트랜지스터 MP12 내지 MP14 는 OTA (1200) 의 대부분의 회로를 vddH 로부터 분리시키고, NMOS 트랜지스터 MN12 내지 MN14 는 OTA (1200) 의 대부분의 회로를 vss 로부터 분리시킨다.
레벨 시프터 LS 의 출력이 vddH 와 vddL 사이에서 변함에 따라, 파워 다운 모드에서 MP10 및 MP11 에 대한 게이트-소스 전압 강하는, 코어 트랜지스터의 신뢰도 한계인 vddL 과 실질적으로 동일해진다.
동작시에, OTA (1200) 에 대한 턴오프 시퀀스는 먼저 PD 를 로우 레벨로 구동시켜 PDN 신호를 하이가 되게 하고, 일 시간 주기 이후, vddH 및 vddL 전원 전압을 파워 다운시킨다. 그 시간 주기는 PD 신호를 로우로 구동시키는 것에 의해 유발되는 과도성을 실질적으로 안정화시킬 정도로 충분히 길 수도 있어서, 도 11 에 도시된 OTA (1100) 와 관련하여 기술한 바와 같이, 상위 레벨에서 op 및 on 에 접속된 회로들뿐만 아니라 MN2, MN3, MN8 내지 MN10 에 대한 과도한 전압 스트레스를 회피할 수도 있다.
도 13 은 OTA (1200) 와 유사하지만 턴오프 동안 추가적 보호를 갖는 연산 트랜스컨덕턴스 증폭기 (1300) 를 도시한다. OTA (1300) 는 OTA (1200) 에서와 실질적으로 동일한 방식으로 구성되는 파워 다운 NMOS 트랜지스터 MN12 내지 MN14 를 포함한다. 또한, OTA (1300) 는, 도 13 에 도시된 바와 같이, 상이하게 구성되는 파워 다운 PMOS 트랜지스터 MP10 내지 MP13 을 포함한다. 이제, 트랜지스터 MP10 내지 MP13 각각의 소스는 vddL 로 고정된다. OTA (1300) 는, 개별적 디바이스들을 과도한 전압 스트레스로부터 보호하여 디바이스들의 신뢰도를 강화시키는, 단순하지만 효과적인 파워 다운 방법을 가능하게 한다. 파워 다운 보호가 오직 NMOS 측에서만 구현되기 때문에, 파워 다운 제어 신호를 위한 레벨 시프터가 요구되지 않는다.
OTA (1300) 의 정규의 동작 동안 (즉, 파워 다운이 아닌 동안), 파워 다운 디바이스 MN11 내지 MN15 는 모두 온 (ON) 이 되고, 파워 다운 보호 디바이스 MP10 내지 MP13 은 오프 (OFF) 가 된다. 파워 다운이 트리거링되면 (PD 가 로우가 되면), MN11 내지 MN15 는 오프 (OFF) 가 되어, vddH 와 vss 사이의 모든 전류 경로를 단절시킨다. OTA (1300) 의 다른 NMOS 디바이스들을 보호하기 위해, 트랜지스터 MP10 내지 MP13 은 도 13 에 도시된 바와 같이 구성되어 있다. 파워 다운 동안, 내부 노드 C (MP11 의 드레인), 내부 노드 D (MP10 의 드레인), 포지티브 출력 op, 및 네거티브 출력 on 모두는 vddL 레벨로 강제되고, 이것은, 노드 C 및 D 와 출력 op 및 on 이 플로팅되고 그라운드 또는 vddH 로 드리프트되는 것을 방지한다. OTA (1300) 의 NMOS 디바이스들 및 다른 회로들은 출력 op 및 on 에 접속되어 보호된다. 노드 A (MP1 의 게이트 및 드레인) 및 B (MP3 의 드레인) 는 파워 다운 모드에서 vddH 로 드리프트될 수도 있고, 이것은 상단의 PMOS 바이어스 디바이스 MP1 내지 MP9 를 효과적으로 셧다운시킨다. MN2 및 MN3 에 대한 드레인-게이트 전압 강하는 대략 (vddH-vddL) 과 동일하고, 이 값은 통상적인 값 (2.1 의 vddH 및 1.3 볼트의 vddL) 에 있어서 신뢰도 한계 vddL 미만이다. E (MN2 의 소스) 및 F (MN3 의 소스) 는 vddL 미만의 일 문턱 전압으로 강제되어, 파워 다운 디바이스 MN12 내지 MN15 를 자동으로 보호한다. 따라서, 도 13 에 도시된 모든 트랜지스터는 코어 디바이스일 수 있고, 전원 vddH 는 IO 전원 전압일 수도 있다. vddH 로부터 vddL 을 생성하기 위해 저항 분배기 또는 디지털 서플라이가 이용될 수도 있다.
동작시에, OTA (1300) 에 대한 턴오프 시퀀스는 먼저 PD 를 로우 레벨로 구동시켜 PDN 신호가 하이가 되게 하고, 일 시간 주기 이후, vddH 및 vddL 전원 전압을 파워 다운시킨다. 그 시간 주기는 PDN 신호의 효과에 기인한 과도성을 실질적으로 안정화시킬 정도로 충분히 길 수도 있어서, MN11 내지 MN15 및 MP10 내지 MP13 에 대한 과도한 전압 스트레스를 회피할 수도 있다.
OTA (1300) 의 변형예 및 OTA 를 파워 다운시키는 방법은, 설계의 단순화, 강화된 신뢰도 및 설계의 융통성을 포함하는 다수의 이점을 갖는다. 파워 다운 회로는 오직 낮은 전원만을 이용할 수도 있고, 바닥의 NMOS 디바이스만을 제어할 수도 있다. 레벨 시프터가 요구되지 않을 수도 있다. 파워 다운 디바이스 MN11 내지 MN15 및 MP10 내지 MP13 은, 여분의 실리콘 비용이 감소된 최소 채널 길이의 디바이스일 수도 있다. 이러한 설계는, 파워 다운 모드에서의 내부 노드 전압을 vddL 로 락킹 (lock) 하여, 턴오프 동안의 과도 신뢰도 문제를 해결한다. 따라서, vddH 가 2vddL 미만인 한, vddH 는 예를 들어, vddL 과 2*vddL 사이에서 광범위하게 변할 수 있다.
본 명세서에 기술된 회로는 집적 회로 (IC), 무선 주파수 집적 회로 (RFIC), 믹싱 신호 IC, 주문형 집적 회로 (ASIC), 인쇄 회로 기판 (PCB), 또는 기타 전자 컴포넌트 상에서 구현될 수도 있다. 트랜지스터를 포함하는 다양한 디바이스들은, 상보적 금속 산화물 반도체 (CMOS), N-채널 MOS, P-채널 MOS, 접합형 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 비화갈륨 (GaAs) 과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다.
본 명세서에서 기술한 CMOS 회로 설계 및 방법은 스위칭 커패시터 회로, 필터, 증폭기 및 기타 기능 블록들에서 이용될 수도 있다. 이 기능 블록들은, 액세스 단말기 및 액세스 단말기와 통신하도록 의도된 무선 네트워크의 다양한 부분들을 포함하는 셀룰러 통신 장치에서 이용될 수도 있다.
본 명세서에서, 다양한 방법들의 단계들 및 판정들이 직렬적으로 기술되었을 수도 있지만, 이 단계들 및 판정들의 몇몇은 별도의 엘리먼트들에 의해, 결합되거나 병렬적으로, 비동기식이나 동기식으로, 파이프라인된 방식으로, 또는 다른 방식으로 수행될 수도 있다. 이 단계들 및 판정들이, 명시적으로 지정되거나, 문맥을 통해 명확하거나 또는 고유하게 요구되는 것을 제외하고는, 본 명세서에 리스트된 것과 동일한 순서로 수행되어야 한다는 특정한 요구사항은 없다. 그러나, 선택된 변형예에서, 단계들 및 판정들은 전술한 특정한 시퀀스 및/또는 첨부된 도 면에 도시된 시퀀스로 수행됨을 유의해야 한다. 또한, 모든 실시형태 또는 변형예에서, 예시된 모든 단계 및 판정이 요구되는 것은 아닐 수도 있으며, 몇몇 실시형태/변형예에서는, 특정하여 예시되지 않은 몇몇 단계들 및 판정들이 바람직하거나 필수적일 수도 있다.
당업자는 다양한 서로 다른 기술들 및 기법들 중 임의의 기술 또는 기법을 이용하여 정보 및 신호를 나타낼 수도 있음을 알 수 있다. 예를 들어, 상기의 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드 (commands), 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광계 또는 광자, 또는 이들의 임의의 조합으로 나타낼 수도 있다.
또한, 당업자는 여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들을 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현할 수도 있음을 알 수 있다. 하드웨어와 소프트웨어의 이러한 대체 가능성을 분명히 설명하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들을 주로 그들의 기능의 관점에서 상술하였다. 그러한 기능이 하드웨어로 구현될지 소프트웨어로 구현될지는 전체 시스템에 부과된 특정한 애플리케이션 및 설계 제약조건들에 의존한다. 당업자는 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정이 본 발명의 범위를 벗어나도록 하는 것으로 해석하지는 않아야 한다.
여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록 들, 모듈들, 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 기타 프로그래머블 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트들, 또는 여기서 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로, 그 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들 또는 임의의 기타 다른 구성물로 구현될 수도 있다.
여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상 주할 수도 있다.
개시되어 있는 실시형태들에 대한 이전의 설명은 당업자로 하여금 본 발명을 제조 또는 이용할 수 있도록 제공된다. 당업자는 이들 실시형태에 대한 다양한 변형들을 명백히 알 수 있으며, 여기에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에서 설명된 실시형태들에 제한되는 것이 아니라, 여기에서 개시된 원리 및 신규한 특징들과 부합하는 최광의 범위를 부여하려는 것이다.

Claims (45)

  1. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 제 1 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    제 2 서플라이 레일로서, 상기 제 2 서플라이 레일과 상기 그라운드 레일 사이에 상기 제 1 서플라이 전압보다 작은 제 2 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성되는, 상기 제 2 서플라이 레일; 및
    상기 제 1 서플라이 전압보다 작은 신뢰도 전압 한계로 제조된 복수의 금속 산화물 반도체 트랜지스터들을 포함하며,
    상기 복수의 금속 산화물 반도체 트랜지스터들은 제 1 P-채널 트랜지스터, 제 2 P-채널 트랜지스터, 제 3 P-채널 트랜지스터, 제 4 P-채널 트랜지스터, 제 1 N-채널 트랜지스터, 제 2 N-채널 트랜지스터, 제 3 N-채널 트랜지스터 및 제 4 N-채널 트랜지스터를 포함하며, 상기 복수의 트랜지스터들의 각각의 트랜지스터는 소스, 드레인 및 게이트를 포함하고,
    상기 제 1 P-채널 트랜지스터의 소스는 상기 제 1 서플라이 레일에 커플링되고, 상기 제 1 P-채널 트랜지스터의 드레인은 상기 제 2 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 2 P-채널 트랜지스터의 드레인은 상기 제 1 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 N-채널 트랜지스터의 소스는 상기 제 2 N- 채널 트랜지스터의 드레인에 커플링되고, 상기 제 2 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고,
    상기 제 3 P-채널 트랜지스터의 소스는 상기 제 1 서플라이 레일에 커플링되고, 상기 제 3 P-채널 트랜지스터의 드레인은 상기 제 4 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 4 P-채널 트랜지스터의 드레인은 상기 제 3 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 3 N 채널 트랜지스터의 소스는 상기 제 4 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 4 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고,
    상기 제 2 P-채널 트랜지스터, 상기 제 4 P-채널 트랜지스터, 상기 제 1 N-채널 트랜지스터 및 상기 제 3 N-채널 트랜지스터의 게이트들은 상기 제 2 서플라이 레일에 커플링되는, 연산 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 제 2 서플라이 전압은 1.2 볼트와 1.4 볼트 사이인, 연산 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 서플라이 레일은 상기 제 1 전원에 접속되고, 상기 제 2 서플라이 레일은 상기 제 2 전원에 접속되어, 상기 제 1 서플라이 전압이 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 존재하고, 상기 제 2 서플라이 전압이 상기 제 2 서플라이 레일과 상기 그라운드 레일 사이에 존재하는, 연산 증폭기.
  4. 제 2 항에 있어서,
    제 1 밀러 (Miller) 커패시터 및 제 2 밀러 커패시터를 더 포함하며,
    상기 복수의 금속 산화물 반도체 트랜지스터들은 제 5 P-채널 트랜지스터, 제 6 P-채널 트랜지스터, 제 5 N-채널 트랜지스터, 제 6 N-채널 트랜지스터 및 제 7 N-채널 트랜지스터를 더 포함하고,
    상기 제 5 P-채널 트랜지스터 및 상기 제 6 P-채널 트랜지스터의 소스는 상기 제 1 서플라이 레일에 커플링되고, 상기 제 5 P-채널 트랜지스터의 게이트는 상기 제 6 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 5 P-채널 트랜지스터의 드레인은 상기 제 5 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 6 P-채널 트랜지스터의 드레인은 상기 제 6 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 5 N-채널 트랜지스터 및 상기 제 6 N-채널 트랜지스터의 소스들은 상기 제 7 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 7 N-채널 트랜지스터의 게이트는 상기 제 2 N-채널 트랜지스터 및 상기 제 4 N-채널 트랜지스터의 게이트들에 커플링되고, 상기 제 1 P-채널 트랜지스터의 게이트는 상기 제 6 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 3 P-채널 트랜지스터의 게이트는 상기 제 5 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 밀러 커패시터는 상기 제 3 P-채널 트랜지스터의 게이트와 상기 제 4 P-채널 트랜지스터의 드레인 사이에 커플링되고, 상기 제 2 밀러 커패시터는 상기 제 1 P-채널 트랜지스터의 게이트와 상기 제 2 P-채널 트랜지스터의 드레인 사이에 커플링되는, 연산 증폭기.
  5. 제 4 항에 있어서,
    상기 복수의 트랜지스터들의 각각의 트랜지스터는 상보적 금속 산화물 반도체 (CMOS) 트랜지스터이고, 상기 신뢰도 전압 한계는 상기 제 2 서플라이 전압과 실질적으로 동일한, 연산 증폭기.
  6. 제 5 항에 있어서,
    상기 각각의 트랜지스터는 약 65 나노미터 기술로 제조되는, 연산 증폭기.
  7. 제 1 항에 있어서,
    상기 제 1 서플라이 전압은 상기 제 2 서플라이 전압의 2 배보다 작은, 연산 증폭기.
  8. 공통 모드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 공통 모드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    제 1 비반전 입력부, 제 1 반전 입력부 및 제 1 출력부를 포함하는 제 1 연산 트랜스컨덕턴스 증폭기 (OTA);
    복수의 스위치들; 및
    제 1 샘플링 커패시터 단자 및 제 2 샘플링 커패시터 단자를 포함하는 샘플링 커패시터를 포함하며,
    상기 복수의 스위치들의 각각의 스위치는 상보적 NMOS/PMOS 트랜지스터 쌍을 포함하고, 상기 각각의 스위치의 각각의 트랜지스터는 미리 결정된 신뢰도 전압 한계로 제조되고,
    상기 제 1 OTA 는 상기 제 1 서플라이 레일 및 상기 공통 모드 레일에 접속되어, 상기 제 1 전원으로부터 연산 전력을 획득하고,
    상기 미리 결정된 신뢰도 전압 한계는 상기 제 1 의 미리 결정된 서플라이 전압보다 작은, 스위칭 커패시터 네트워크.
  9. 제 8 항에 있어서,
    제 2 비반전 입력부, 제 2 반전 입력부 및 제 2 출력부를 포함하고, 상기 제 1 서플라이 레일 및 상기 공통 모드 레일에 접속되어 상기 제 1 전원으로부터 연산 전력을 획득하는 제 2 OTA 를 더 포함하며,
    상기 제 1 OTA 는, 제 1 의 미리 결정된 신뢰도 전압 한계로 제조된 복수의 제 1 트랜지스터들을 더 포함하고,
    상기 제 2 OTA 는, 상기 미리 결정된 신뢰도 전압 한계로 제조된 복수의 제 2 트랜지스터들을 더 포함하는, 스위칭 커패시터 네트워크.
  10. 제 9 항에 있어서,
    제 2 서플라이 레일로서, 상기 제 2 서플라이 레일과 상기 공통 모드 레일 사이에 제 2 의 미리 결정된 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성되는, 상기 제 2 서플라이 레일; 및
    상기 복수의 스위치들에 커플링되어 상기 복수의 스위치들을 제어하고, 상기 제 2 서플라이 레일 및 상기 공통 모드 레일에 커플링되어 상기 제 2 전원으로부터 연산 전력을 획득하는 비-중첩 클럭 발생기를 더 포함하며,
    상기 복수의 스위치들은 상기 제 2 서플라이 레일 및 상기 공통 모드 레일에 접속되어 상기 제 2 전원으로부터 연산 전력을 획득하고,
    상기 복수의 스위치들은 제 1 스위치, 제 2 스위치, 제 3 스위치 및 제 4 스위치를 포함하고,
    상기 제 1 스위치는 상기 제 2 출력부와 상기 제 1 샘플링 커패시터 단자 사이에 커플링되고,
    상기 제 2 스위치는 상기 공통 모드 레일과 상기 제 1 샘플링 커패시터 단자 사이에 커플링되고,
    상기 제 3 스위치는 상기 공통 모드 레일과 상기 제 2 샘플링 커패시터 단자 사이에 커플링되고,
    상기 제 4 스위치는 상기 제 2 샘플링 커패시터 단자와 상기 제 1 반전 입력부 사이에 커플링되는, 스위칭 커패시터 네트워크.
  11. 제 10 항에 있어서,
    상기 제 1 반전 입력부와 상기 제 1 출력부 사이에 커플링되는 제 1 커패시터; 및
    상기 제 2 반전 입력부와 상기 제 2 출력부 사이에 커플링되는 제 2 커패시터를 더 포함하는, 스위칭 커패시터 네트워크.
  12. 제 11 항에 있어서,
    상기 제 1 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 신뢰도 전압 한계는 1.2 볼트와 1.4 볼트 사이이고,
    상기 제 2 서플라이 전압은 1.2 볼트와 1.4 볼트 사이인, 스위칭 커패시터 네트워크.
  13. 제 11 항에 있어서,
    상기 제 1 서플라이 전압은 상기 신뢰도 전압 레벨의 2 배보다 작은, 스위칭 커패시터 네트워크.
  14. 제 13 항에 있어서,
    상기 각각의 스위치의 상기 각각의 트랜지스터는 65 나노미터 기술로 제조된 상보적 금속 산화물 반도체 (CMOS) 트랜지스터이고,
    상기 복수의 제 1 트랜지스터들의 각각의 트랜지스터는 65 나노미터 기술로 제조된 CMOS 트랜지스터이고,
    상기 복수의 제 2 트랜지스터들의 각각의 트랜지스터는 65 나노미터 기술로 제조된 CMSO 트랜지스터인, 스위칭 커패시터 네트워크.
  15. 제 13 항에 있어서,
    상기 제 1 서플라이 레일은 상기 제 1 전원에 접속되어 상기 제 1 의 미리 결정된 서플라이 전압이 상기 제 1 서플라이 레일과 상기 공통 모드 레일 사이에 존재하고, 상기 제 2 서플라이 레일은 상기 제 2 전원에 접속되어 상기 제 2 의 미리 결정된 서플라이 전압이 상기 제 2 서플라이 레일과 상기 공통 모드 레일 사이에 존재하는, 스위칭 커패시터 네트워크.
  16. 공통 모드 레일;
    서플라이 레일로서, 상기 서플라이 레일과 상기 공통 모드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 전원에 접속되도록 구성되는, 상기 서플라이 레일,
    제 1 비반전 입력부, 제 1 반전 입력부 및 제 1 출력부를 포함하고, 상기 서플라이 레일 및 상기 공통 모드 레일에 접속되어 상기 전원으로부터 연산 전력을 획득하는 제 1 연산 트랜스컨덕턴스 증폭기 (OTA);
    제 1 단자 및 제 2 단자를 포함하는 샘플링 커패시터; 및
    상보적 NMOS/PMOS 트랜지스터 쌍을 포함하는 제 1 스위치, 제 2 스위치, 제 3 스위치 및 제 4 스위치를 포함하며,
    상기 제 1 스위치 및 상기 제 2 스위치의 각각의 트랜지스터는 제 1 신뢰도 전압 한계로 제조된 후막형 산화물 스위치이고, 상기 제 3 스위치 및 상기 제 4 스위치의 각각의 트랜지스터는 제 2 신뢰도 전압 한계로 제조된 박막형 산화물 스위치이고, 상기 제 1 신뢰도 전압 한계는 상기 제 2 신뢰도 전압 한계보다 크고, 상기 제 2 신뢰도 전압 한계는 상기 미리 결정된 서플라이 전압보다 작은, 스위칭 커패시터 네트워크.
  17. 제 16 항에 있어서,
    상기 제 1 OTA 는 상기 제 2 신뢰도 전압 한계로 제조된 복수의 제 1 트랜지스터들을 더 포함하는, 스위칭 커패시터 네트워크.
  18. 제 17 항에 있어서,
    제 2 비반전 입력부, 제 2 반전 입력부, 제 2 출력부, 및 상기 제 2 신뢰도 전압 한계로 제조된 복수의 제 2 트랜지스터들을 포함하고, 상기 서플라이 레일 및 상기 공통 모드 레일에 접속되어 상기 전원으로부터 연산 전력을 획득하는 제 2 OTA;
    상기 제 1 반전 입력부와 상기 제 1 출력부 사이에 커플링된 제 1 커패시터; 및
    상기 제 2 반전 입력부와 상기 제 2 출력부 사이에 커플링된 제 2 커패시터 를 더 포함하며,
    상기 제 1 스위치는 상기 제 2 출력부와 상기 제 1 단자 사이에 커플링되고,
    상기 제 2 스위치는 상기 공통 모드 레일과 상기 제 1 단자 사이에 커플링되고,
    상기 제 3 스위치는 상기 공통 모드 레일과 상기 제 2 단자 사이에 커플링되고,
    상기 제 4 스위치는 상기 제 2 단자와 상기 제 1 반전 입력부 사이에 커플링되는, 스위칭 커패시터 네트워크.
  19. 제 18 항에 있어서,
    상기 미리 결정된 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 제 1 의 신뢰도 전압 한계는 2.1 볼트와 2.3 볼트 사이이고,
    상기 제 2 신뢰도 전압 한계는 1.2 볼트와 1.4 볼트 사이인, 스위칭 커패시터 네트워크.
  20. 제 18 항에 있어서,
    상기 미리 결정된 서플라이 전압은 상기 제 2 신뢰도 전압 한계의 2 배보다 작은, 스위칭 커패시터 네트워크.
  21. 제 20 항에 있어서,
    상기 제 3 스위치 및 상기 제 4 스위치의 각각의 트랜지스터는 65 나노미터 기술로 제조된 상보적 금속 산화물 트랜지스터 (CMOS) 트랜지스터이고,
    상기 복수의 제 1 트랜지스터들의 각각의 트랜지스터는 65 나노미터 기술로 제조된 CMOS 트랜지스터이고,
    상기 복수의 제 2 트랜지스터들의 각각의 트랜지스터는 65 나노미터 기술로 제조된 CMOS 트랜지스터인, 스위칭 커패시터 네트워크.
  22. 제 20 항에 있어서,
    상기 서플라이 레일은 상기 전원에 접속되어, 상기 미리 결정된 서플라이 전압이 상기 서플라이 레일과 상기 공통 모드 레일 사이에 존재하는, 스위칭 커패시터 네트워크.
  23. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하도록 구성된 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    상기 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되는 복수의 제 1 금속 산화물 반도체 트랜지스터들;
    상기 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되고, 상기 복수의 제 1 금속 산화물 반도체 트랜지스터들과 상기 그라운드 레일 사이에 개 재되고, 제 1 로우 전압 레벨과 제 1 하이 전압 레벨 사이에서 변화하는 제 1 파워 다운 신호에 응답하여 상기 복수의 제 1 금속 산화물 반도체 트랜지스터들을 상기 그라운드 레일로부터 선택적으로 접속 및 접속해제시키도록 구성되는 복수의 제 2 금속 산화물 반도체 트랜지스터들;
    상기 제 1 파워 다운 신호로부터 제 2 파워 다운 신호를 발생시키도록 구성되는 레벨 시프팅 회로로서, 상기 제 2 파워 다운 신호는 제 1 하이 전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 로우 전압 레벨이 되고, 제 1 하이 전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 로우 전압 레벨이 되고, 상기 제 2 하이 전압 레벨은 상기 제 1 하이 전압 레벨과 상이하고, 상기 제 2 로우 전압 레벨은 상기 제 1 로우 전압 레벨과 상이한, 상기 레벨 시프팅 회로; 및
    상기 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되고, 상기 복수의 제 1 금속 산화물 반도체 트랜지스터들과 상기 서플라이 레일 사이에 개재되고, 상기 제 2 파워 다운 신호에 응답하여 상기 복수의 제 1 금속 산화물 반도체 트랜지스터들을 상기 서플라이 레일로부터 선택적으로 접속 및 접속해제하도록 구성되는 복수의 제 3 금속 산화물 반도체 트랜지스터들을 포함하며,
    상기 복수의 제 1 금속 산화물 반도체 트랜지스터들은 상기 제 1 로우 전압 레벨인 상기 제 1 파워 다운 신호에 응답하여 상기 서플라이 레일 및 상기 그라운드 레일로부터 접속해제되는, 연산 트랜스컨덕턴스 증폭기.
  24. 제 23 항에 있어서,
    상기 제 2 하이 전압 레벨은 대략 상기 미리 결정된 서플라이 전압과 동일하고,
    상기 제 2 로우 전압 레벨은 대략 상기 신뢰도 전압 한계와 동일한, 연산 트랜스컨덕턴스 증폭기.
  25. 제 24 항에 있어서,
    상기 제 1 하이 전압 레벨은 대략 상기 신뢰도 전압 한계와 동일하고,
    상기 제 1 로우 전압 레벨은 대략 그라운드 전위와 동일한, 연산 트랜스컨덕턴스 증폭기.
  26. 제 25 항에 있어서,
    상기 복수의 제 1 금속 산화물 반도체 트랜지스터들은, 제 1 P-채널 트랜지스터, 제 2 P-채널 트랜지스터, 제 3 P-채널 트랜지스터, 제 4 P-채널 트랜지스터, 제 5 P-채널 트랜지스터, 제 6 P-채널 트랜지스터, 제 7 P-채널 트랜지스터, 제 8 P-채널 트랜지스터, 제 9 P-채널 트랜지스터, 제 1 N-채널 트랜지스터, 제 2 N-채널 트랜지스터, 제 3 N-채널 트랜지스터, 제 4 N-채널 트랜지스터, 제 5 N-채널 트랜지스터, 제 6 N-채널 트랜지스터, 제 7 N-채널 트랜지스터, 제 8 N-채널 트랜지스터, 제 9 N-채널 트랜지스터 및 제 10 N-채널 트랜지스터를 포함하고,
    상기 복수의 제 2 금속 산화물 반도체 트랜지스터들은 제 11 N-채널 트랜지스터, 제 12 N-채널 트랜지스터, 제 13 N-채널 트랜지스터, 제 14 N-채널 트랜지스 터 및 제 15 N-채널 트랜지스터를 포함하고,
    상기 복수의 제 3 금속 산화물 반도체 트랜지스터들은 제 10 P-채널 트랜지스터, 제 11 P-채널 트랜지스터, 제 12 P-채널 트랜지스터, 제 13 P-채널 트랜지스터 및 제 14 P-채널 트랜지스터를 포함하고,
    상기 복수의 제 1 금속 산화물 반도체 트랜지스터들, 상기 복수의 제 2 금속 산화물 반도체 트랜지스터들 및 상기 복수의 제 3 금속 산화물 반도체 트랜지스터들의 각각의 트랜지스터는 소스, 드레인 및 게이트를 포함하고,
    상기 제 11 N-채널 트랜지스터, 상기 제 12 N-채널 트랜지스터, 상기 제 13 N-채널 트랜지스터, 상기 제 14 N-채널 트랜지스터 및 상기 제 15 N-채널 트랜지스터의 게이트들은 상기 제 1 파워 다운 신호를 수신하도록 커플링되고,
    상기 제 10 P-채널 트랜지스터, 상기 제 11 P-채널 트랜지스터, 상기 제 12 P-채널 트랜지스터, 상기 제 13 P-채널 트랜지스터 및 상기 제 14 P-채널 트랜지스터의 게이트들은 상기 레벨 시프팅 회로에 커플링되어 상기 제 2 파워 다운 신호를 수신하는, 연산 트랜스컨덕턴스 증폭기.
  27. 제 26 항에 있어서,
    상기 제 10 P-채널 트랜지스터, 상기 제 11 P-채널 트랜지스터, 상기 제 12 P-채널 트랜지스터, 상기 제 13 P-채널 트랜지스터 및 상기 제 14 P-채널 트랜지스터의 소스들은 상기 서플라이 레일에 커플링되고, 상기 제 14 P-채널 트랜지스터의 드레인은 상기 제 7 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 7 P-채널 트 랜지스터의 드레인은 상기 제 9 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 9 P-채널 트랜지스터의 드레인은 상기 제 9 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 9 N-채널 트랜지스터의 소스는 상기 제 7 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 7 N-채널 트랜지스터의 소스는 상기 제 5 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 5 N-채널 트랜지스터의 소스는 상기 제 15 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 15 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고, 상기 제 13 P-채널 트랜지스터의 드레인은 상기 제 6 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 6 P-채널 트랜지스터의 드레인은 상기 제 8 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 8 P-채널 트랜지스터의 드레인은 상기 제 8 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 8 N-채널 트랜지스터의 소스는 상기 제 6 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 6 N-채널 트랜지스터의 소스는 상기 제 5 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 12 P-채널 트랜지스터의 드레인은 상기 제 4 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 4 P-채널 트랜지스터의 드레인은 상기 제 5 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 5 P-채널 트랜지스터의 드레인은 상기 제 10 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 10 N-채널 트랜지스터의 소스는 상기 제 4 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 4 N-채널 트랜지스터의 소스는 상기 제 14 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 14 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고, 상기 제 11 P-채널 트랜지스터의 드레인은 상기 제 2 P-채널 트랜지스터의 소스에 커 플링되고, 상기 제 2 P-채널 트랜지스터의 드레인은 상기 제 3 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 3 P-채널 트랜지스터의 드레인은 상기 제 3 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 3 N-채널 트랜지스터의 소스는 상기 제 13 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 13 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고, 상기 제 10 P-채널 트랜지스터의 드레인은 상기 제 1 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 1 P-채널 트랜지스터의 드레인은 상기 제 2 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 2 N-채널 트랜지스터의 소스는 상기 제 12 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 12 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고, 상기 제 4 N-채널 트랜지스터의 드레인은 상기 제 5 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 10 N-채널 트랜지스터의 드레인은 상기 제 10 N-채널 트랜지스터의 게이트 및 상기 제 8 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 9 N-채널 트랜지스터의 게이트는 상기 제 8 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 1 P-채널 트랜지스터의 드레인은 상기 제 1 P-채널 트랜지스터의 게이트 및 상기 제 3 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 3 P-채널 트랜지스터의 게이트는 상기 제 5 P-채널 트랜지스터의 게이트 및 상기 제 8 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 8 P-채널 트랜지스터의 게이트는 상기 제 9 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 2 P-채널 트랜지스터의 게이트는 상기 제 3 P-채널 트랜지스터의 드레인 및 상기 제 4 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 4 P-채널 트랜지스터의 게이트는 상기 제 6 P-채널 트 랜지스터의 게이트 및 상기 제 7 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 11 N-채널 트랜지스터의 소스는 상기 그라운드 레일에 커플링되고, 상기 제 1 N-채널 트랜지스터의 게이트는 상기 제 2 N-채널 트랜지스터의 게이트 및 상기 제 1 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 N-채널 트랜지스터의 소스는 상기 제 11 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 5 N-채널 트랜지스터의 게이트는 상기 제 4 N-채널 트랜지스터의 게이트 및 상기 제 3 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 3 N-채널 트랜지스터의 게이트는 상기 제 2 N-채널 트랜지스터의 게이트 및 상기 제 1 N-채널 트랜지스터의 게이트에 커플링되는, 연산 트랜스컨덕턴스 증폭기.
  28. 제 27 항에 있어서,
    상기 복수의 제 1 금속 산화물 반도체 트랜지스터들, 상기 복수의 제 2 금속 산화물 반도체 트랜지스터들 및 상기 복수의 제 3 금속 산화물 반도체 트랜지스터들의 각각의 트랜지스터는 상보적 금속 산화물 반도체 트랜지스터인, 연산 트랜스컨덕턴스 증폭기.
  29. 제 26 항에 있어서,
    상기 미리 결정된 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 신뢰도 전압 한계는 1.2 볼트와 1.4 볼트 사이인, 연산 트랜스컨덕턴스 증폭기.
  30. 제 26 항에 있어서,
    상기 미리 결정된 서플라이 전압은 상기 신뢰도 전압 한계의 2 배보다 작은, 연산 트랜스컨덕턴스 증폭기.
  31. 제 26 항에 있어서,
    상기 복수의 제 1 금속 산화물 반도체 트랜지스터들, 상기 복수의 제 2 금속 산화물 반도체 트랜지스터들 및 상기 복수의 제 3 금속 산화물 반도체 트랜지스터들의 각각의 트랜지스터는 65 나노미터 기술로 제조되는, 연산 트랜스컨덕턴스 증폭기.
  32. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 서플라이 레일과 상기 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는 제 1 서플라이 레일;
    상기 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되는 복수의 제 1 금속 산화물 반도체 트랜지스터;
    제 1 로우 전압 레벨과 제 1 하이 전압 레벨 사이에서 변화하는 제 1 파워 다운 신호에 응답하여, 상기 복수의 제 1 금속 산화물 반도체 트랜지스터를 상기 그라운드 레일로부터 선택적으로 접속 및 접속해제하는 수단;
    제 2 파워 다운 신호에 응답하여, 상기 복수의 제 1 금속 산화물 반도체 트랜지스터를 상기 서플라이 레일로부터 접속 및 접속해제하는 수단; 및
    상기 제 1 파워 다운 신호로부터 상기 제 2 파워 다운 신호를 발생시키는 수단으로서, 상기 제 2 파워 다운 신호는 제 1 하이 전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 로우 전압 레벨이 되고, 제 1 하이 전압 레벨인 제 1 파워 다운 신호에 응답하여 제 2 로우 전압 레벨이 되고, 상기 제 2 하이 전압 레벨은 상기 제 1 하이 전압 레벨과 상이하고, 상기 제 2 로우 전압 레벨은 상기 제 1 로우 전압 레벨과 상이한, 상기 제 2 파워 다운 신호를 발생시키는 수단을 포함하는, 연산 트랜스컨덕턴스 증폭기.
  33. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    제 2 서플라이 레일로서, 상기 제 2 서플라이 레일과 상기 그라운드 레일 사이에 제 2 의 미리 결정된 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성되는, 상기 제 2 서플라이 레일; 및
    상기 제 1 의 미리 결정된 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되는 복수의 금속 산화물 반도체 트랜지스터들로서, 상기 신뢰도 한계는 대략 상기 제 2 의 미리 결정된 서플라이 전압이고, 상기 복수의 금속 산화물 반도체 트랜지 스터들은, 제 1 P-채널 트랜지스터, 제 2 P-채널 트랜지스터, 제 3 P-채널 트랜지스터, 제 4 P-채널 트랜지스터, 제 5 P-채널 트랜지스터, 제 6 P-채널 트랜지스터, 제 7 P-채널 트랜지스터, 제 8 P-채널 트랜지스터, 제 9 P-채널 트랜지스터, 제 10 P-채널 트랜지스터, 제 11 P-채널 트랜지스터, 제 12 P-채널 트랜지스터, 제 13 P-채널 트랜지스터, 제 1 N-채널 트랜지스터, 제 2 N-채널 트랜지스터, 제 3 N-채널 트랜지스터, 제 4 N-채널 트랜지스터, 제 5 N-채널 트랜지스터, 제 6 N-채널 트랜지스터, 제 7 N-채널 트랜지스터, 제 8 N-채널 트랜지스터, 제 9 N-채널 트랜지스터, 제 10 N-채널 트랜지스터, 제 11 N-채널 트랜지스터, 제 12 N-채널 트랜지스터, 제 13 N-채널 트랜지스터, 제 14 N-채널 트랜지스터 및 제 15 N-채널 트랜지스터를 포함하고, 상기 복수의 금속 산화물 트랜지스터들의 각각의 트랜지스터는 게이트, 소스 및 드레인을 포함하는 상기 복수의 금속 산화물 반도체 트랜지스터들을 포함하며,
    상기 제 1 P-채널 트랜지스터, 상기 제 2 P-채널 트랜지스터, 상기 제 4 P-채널 트랜지스터, 상기 제 6 P-채널 트랜지스터 및 상기 제 7 P-채널 트랜지스터의 소스들은 상기 제 1 서플라이 레일에 커플링되고,
    상기 11 N-채널 트랜지스터, 상기 12 N-채널 트랜지스터, 상기 13 N-채널 트랜지스터, 상기 14 N-채널 트랜지스터 및 상기 15 N-채널 트랜지스터의 소스들은 상기 그라운드 레일에 커플링되고,
    상기 11 N-채널 트랜지스터, 상기 12 N-채널 트랜지스터, 상기 13 N-채널 트랜지스터, 상기 14 N-채널 트랜지스터 및 상기 15 N-채널 트랜지스터의 각각의 게 이트는 제 1 파워 다운 신호를 수신하도록 구성되고,
    상기 제 7 P-채널 트랜지스터의 드레인은 상기 제 9 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 9 P-채널 트랜지스터의 드레인은 상기 제 9 N-채널 트랜지스터의 드레인 및 상기 제 13 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 9 N-채널 트랜지스터의 소스는 상기 제 7 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 7 N-채널 트랜지스터의 소스는 상기 제 5 N-채널 트랜지스터의 드레인 및 상기 제 6 N-채널 트랜지스터의 소스에 커플링되고, 상기 제 5 N-채널 트랜지스터의 소스는 상기 제 15 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 6 P-채널 트랜지스터의 드레인은 상기 제 8 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 8 P-채널 트랜지스터의 드레인은 상기 제 8 N-채널 트랜지스터의 드레인 및 상기 제 12 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 8 N-채널 트랜지스터의 소스는 상기 제 6 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 12 P-채널 트랜지스터의 소스는 상기 제 13 P-채널 트랜지스터의 소스 및 상기 제 2 서플라이 레일에 커플링되고, 상기 제 12 P-채널 트랜지스터의 게이트는 상기 제 13 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 9 N-채널 트랜지스터의 게이트는 상기 제 8 N-채널 트랜지스터의 게이트 및 상기 제 10 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 4 P-채널 트랜지스터의 드레인은 상기 제 5 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 5 P-채널 트랜지스터의 드레인은 상기 제 10 N-채널 트랜지스터의 드레인 및 상기 제 11 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 10 N-채널 트랜지스터의 드레인은 상기 제 10 N-채널 트랜지 스터의 게이트에 커플링되고, 상기 제 10 N-채널 트랜지스터의 소스는 상기 제 4 N-채널 트랜지스터의 드레인 및 상기 제 6 N-채널 트랜지스터의 소스에 커플링되고, 상기 제 4 N-채널 트랜지스터의 소스는 상기 제 14 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 2 P-채널 트랜지스터의 드레인은 상기 제 3 P-채널 트랜지스터의 소스에 커플링되고, 상기 제 3 P-채널 트랜지스터의 드레인은 상기 제 2 P-채널 트랜지스터의 게이트 및 상기 제 3 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 3 N-채널 트랜지스터의 소스는 상기 제 13 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 P-채널 트랜지스터의 게이트는 상기 제 1 P-채널 트랜지스터의 드레인 및 상기 제 3 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 3 P-채널 트랜지스터의 게이트는 상기 제 5 P-채널 트랜지스터의 게이트 및 상기 제 8 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 8 P-채널 트랜지스터의 게이트는 상기 제 9 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 2 P-채널 트랜지스터의 게이트는 상기 제 4 P-채널 트랜지스터의 게이트 및 상기 제 6 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 6 P-채널 트랜지스터의 게이트는 상기 제 7 P-채널 트랜지스터의 게이트에 커플링되고, 상기 제 1 P-채널 트랜지스터의 드레인은 상기 제 2 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 2 N-채널 트랜지스터의 소스는 상기 제 12 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 N-채널 트랜지스터의 게이트는 상기 제 2 N-채널 트랜지스터의 게이트 및 상기 제 10 P-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 N-채널 트랜지스터의 소스는 상기 제 11 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 1 N-채널 트랜지스터의 게이트는 상기 제 1 N-채널 트랜지스터의 드레인에 커플링되고, 상기 제 10 P-채널 트랜지스터의 소스는 상기 제 2 서플라이 레일에 커플링되고, 상기 제 2 N-채널 트랜지스터의 게이트는 상기 제 3 N-채널 트랜지스터의 게이트 및 상기 제 4 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 4 N-채널 트랜지스터의 게이트는 상기 제 5 N-채널 트랜지스터의 게이트에 커플링되고, 상기 제 10 P-채널 트랜지스터 및 상기 제 12 P-채널 트랜지스터의 게이트들은 제 2 파워 다운 신호를 수신하도록 구성되고, 상기 제 2 파워 다운 신호의 게이트는 상기 제 1 파워 다운 신호의 반전인, 연산 트랜스컨덕턴스 증폭기.
  34. 연산 트랜스컨덕턴스 증폭기로서,
    그라운드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 제 1 의 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    제 2 서플라이 레일로서, 상기 제 2 서플라이 레일과 상기 그라운드 레일 사이에 제 2 의 미리 결정된 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성되는, 상기 제 2 서플라이 레일;
    증폭을 제공하도록 구성되는 복수의 제 1 트랜지스터들로서, 상기 복수의 제 1 트랜지스터들의 각각의 트랜지스터는 상기 제 1 의 미리 결정된 서플라이 전압보다 작은 신뢰도 한계로 제조되고, 상기 신뢰도 한계는 대략 상기 제 2 의 미리 결 정된 서플라이 전압인, 상기 복수의 제 1 트랜지스터들;
    한 쌍의 출력 접속부;
    상기 연산 트랜스컨덕턴스 증폭기의 턴오프 동안, 상기 한 쌍의 출력 접속부들의 각각의 출력 접속부를 상기 제 2 의 미리 결정된 서플라이 전압으로 풀링하도록 구성되는 한 쌍의 트랜지스터들; 및
    상기 복수의 제 1 트랜지스터들과 상기 그라운드 레일 사이에 개재되는 복수의 제 2 트랜지스터들로서, 상기 턴오프 동안, 복수의 제 3 트랜지스터들이 상기 복수의 제 1 트랜지스터들을 상기 서플라이 레일로부터 선택적으로 접속해제시키도록 구성되는, 상기 복수의 제 2 트랜지스터들을 포함하는, 연산 트랜스컨덕턴스 증폭기.
  35. 제 34 항에 있어서,
    상기 제 1 의 미리 결정된 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 제 2 의 미리 결정된 서플라이 전압은 1.1 볼트와 1.3 볼트 사이인, 연산 트랜스컨덕턴스 증폭기.
  36. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 서플라이 레일과 상기 그라운드 레일 사이에 미리 결정된 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    상기 미리 결정된 서플라이 전압보다 작은 미리 결정된 신뢰도 전압 한계로 제조되는 복수의 제 1 금속 산화물 반도체 트랜지스터들; 및
    턴오프 동안, 상기 복수의 제 1 금속 산화물 반도체 트랜지스터들에 대한 상기 미리 결정된 신뢰도 전압 한계를 초과하는 전압 스트레스를 방지하는 넌-레벨 시프팅 수단을 포함하는, 연산 트랜스컨덕턴스 증폭기.
  37. 연산 트랜스컨덕턴스 증폭기를 동작시키는 방법으로서,
    미리 결정된 신뢰도 전압 한계로 제조된 증폭 및 바이어싱 코어 트랜지스터들을 제공하는 단계;
    상기 미리 결정된 신뢰도 전압 한계를 초과하는 전원 전압을 상기 증폭 및 바이어싱 코어 트랜지스터들에 제공하는 단계;
    턴오프 동안, 상기 연산 트랜스컨덕턴스 증폭기의 출력을, 상기 미리 결정된 신뢰도 전압 한계를 초과하지 않는 vddL 전압으로 클램핑하는 단계; 및
    상기 턴오프 동안, 상기 증폭 및 바이어스 코어 트랜지스터들을 그라운드로부터 접속해제시키는 단계를 포함하는, 연산 트랜스컨덕턴스 증폭기의 동작 방법.
  38. 제 37 항에 있어서,
    상기 턴오프 동안, 상기 연산 트랜스컨덕턴스 증폭기의 적어도 2 개의 추가적인 노드를 상기 vddL 전압으로 클램핑하는 단계를 더 포함하는, 연산 트랜스컨덕턴스 증폭기의 동작 방법.
  39. 연산 트랜스컨덕턴스 증폭기를 동작시키는 방법으로서,
    미리 결정된 신뢰도 전압 한계로 제조된 증폭 및 바이어싱 코어 트랜지스터들을 제공하는 단계;
    상기 미리 결정된 신뢰도 전압 한계를 초과하는 전원 전압을 상기 증폭 및 바이어싱 코어 트랜지스터들에 제공하는 단계;
    제 1 파워 다운 신호를 수신하는 단계;
    상기 제 1 파워 다운 신호를 반전 및 레벨 시프팅하여, 상기 미리 결정된 신뢰도 전압 한계와 상기 전원 전압 사이에서 변화하는 제 2 파워 다운 신호를 발생시키는 단계;
    상기 제 1 파워 다운 신호를 이용하여, 파워 다운 동안, 상기 증폭 및 바이어싱 코어 트랜지스터들을 상기 연산 트랜스컨덕턴스 증폭기의 그라운드 레일로부터 전기적으로 분리시키는 단계; 및
    상기 제 2 파워 다운 신호를 이용하여, 파워 다운 동안, 상기 증폭 및 바이어싱 코어 트랜지스터들을 상기 전원 전압으로부터 전기적으로 분리시키는 단계를 포함하는, 연산 트랜스컨덕턴스 증폭기의 동작 방법.
  40. 제 39 항에 있어서,
    상기 전원 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 미리 결정된 신뢰도 전압 한계는 1.1 볼트와 1.3 볼트 사이인, 연산 트 랜스컨덕턴스 증폭기의 동작 방법.
  41. 연산 트랜스컨덕턴스 증폭기를 동작시키는 방법으로서,
    미리 결정된 신뢰도 전압 한계로 제조된 증폭 및 바이어싱 코어 트랜지스터들을 제공하는 단계;
    상기 미리 결정된 신뢰도 전압 한계를 초과하는 전원 전압을 상기 증폭 및 바이어싱 코어 트랜지스터들에 제공하는 단계; 및
    상기 미리 결정된 신뢰도 전압 한계를 초과하지 않는 바이어싱 전압을 상기 증폭 및 바이어싱 코어 트랜지스터들 중 적어도 2 개의 증폭 및 바이어싱 코어 트랜지스터의 게이트에 제공하는 단계를 포함하는, 연산 트랜스컨덕턴스 증폭기의 동작 방법.
  42. 제 41 항에 있어서,
    미리 결정된 신뢰도 바이어싱 전압은 1.1 볼트와 1.3 볼트 사이이고,
    상기 전원 전압은 2.1 볼트와 2.3 볼트 사이인, 연산 트랜스컨덕턴스 증폭기의 동작 방법.
  43. 그라운드 레일;
    제 1 서플라이 레일로서, 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 제 1 서플라이 전압을 제공하는 제 1 전원에 접속되도록 구성되는, 상기 제 1 서플라이 레일;
    제 2 서플라이 레일로서, 상기 제 2 서플라이 레일과 상기 그라운드 레일 사이에 상기 제 1 서플라이 전압보다 작은 제 2 서플라이 전압을 제공하는 제 2 전원에 접속되도록 구성되는, 상기 제 2 서플라이 레일;
    입력 스테이지; 및
    상기 입력 스테이지에 커플링되는 출력 스테이지로서, 상기 출력 스테이지는 제 1 측 및 제 2 측을 포함하고, 상기 제 1 측은 제 1 증폭 트랜지스터, 제 1 바이어스 트랜지스터 및 복수의 제 1 보호 트랜지스터들을 포함하고, 상기 제 2 측은 제 2 증폭 트랜지스터, 제 2 바이어스 트랜지스터 및 복수의 제 2 보호 트랜지스터들을 포함하고, 상기 제 1 증폭 트랜지스터, 상기 제 1 바이어스 트랜지스터, 상기 복수의 제 1 보호 트랜지스터들, 상기 제 2 증폭 트랜지스터, 상기 제 2 바이어스 트랜지스터, 및 상기 복수의 제 2 트랜지스터들의 각각의 트랜지스터는 드레인, 게이트 및 소스를 포함하는, 상기 출력 스테이지를 포함하며,
    상기 제 1 측의 트랜지스터들은 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 직렬로 접속되고,
    상기 제 2 측의 트랜지스터들은 상기 제 1 서플라이 레일과 상기 그라운드 레일 사이에 직렬로 접속되고,
    상기 제 1 측의 트랜지스터들은 상기 제 1 서플라이 전압보다 작은 신뢰도 전압 한계로 제조되고,
    상기 제 2 측의 트랜지스터들은 상기 신뢰도 전압 한계로 제조되고,
    상기 복수의 제 1 보호 트랜지스터들 및 상기 복수의 제 2 보호 트랜지스터들의 게이트들은 상기 제 2 서플라이 레일에 커플링되는, 연산 트랜스컨덕턴스 증폭기.
  44. 제 43 항에 있어서,
    상기 제 1 서플라이 전압은 2.1 볼트와 2.3 볼트 사이이고,
    상기 제 2 서플라이 전압은 1.2 볼트와 1.4 볼트 사이인, 연산 트랜스컨덕턴스 증폭기.
  45. 제 43 항에 있어서,
    상기 제 1 서플라이 전압은 상기 제 2 서플라이 전압의 2 배보다 작은, 연산 트랜스컨덕턴스 증폭기.
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