KR20230149673A - 후막 산화물 트랜지스터를 부분적으로 구비하는 slvs 입출력 장치 - Google Patents

후막 산화물 트랜지스터를 부분적으로 구비하는 slvs 입출력 장치 Download PDF

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Abstract

본 발명은 SLVS 입출력 장치의 TX 드라이버에 일반적으로 채택되는 후막 산화물 트랜지스터 대신에 박막 산화물 트랜지스터로 전환 채택하는 기술로서, SLVS 입출력 장치의 TX 드라이버에 채택되는 복수의 후막 산화물 트랜지스터 중 일부의 트랜지스터만 후막 산화물 트랜지스터로 채택하고 나머지는 박막 산화물 트랜지스터로 채택하는 기술에 관한 것이다. 본 발명에 따르면, 복수 개의 박막 산화물 트랜지스터를 구비함에 따라 기존의 SLVS 장치 대비 후막 산화물 트랜지서터의 특수 공정에 소요되는 제조단가의 상승을 낮출 수 있는 장점이 있다.

Description

후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치 {SLVS I/O device having thick oxide transistor partially}
본 발명은 SLVS 입출력 장치의 TX 드라이버에 일반적으로 채택되는 후막 산화물 트랜지스터(thick oxide transistor) 대신에 박막 산화물 트랜지스터(thin oxide transistor)로 전환 채택하는 기술에 관한 것이다.
더욱 상세하게는, 본 발명은 SLVS 입출력 장치의 TX 드라이버에 채택되는 복수의 후막 산화물 트랜지스터 중 일부의 트랜지스터만 후막 산화물 트랜지스터로 채택하고 나머지는 박막 산화물 트랜지스터로 채택하는 기술에 관한 것이다.
특히, 저전력 입출력(IO)이 필요한 SLVS 장치 분야에서 문턱 전압이 낮은NMOS 트랜지스터를 박막 산화물 트랜지스터로 채택하여 소비 전력을 낮추는 한편 SLVS 통신을 직접적으로 수행하는 NMOS 트랜지스터는 후막 산화물 트랜지스터로 채택하는 기술에 관한 것이다.
[도 1]은 일반적인 LVDS 장치와 SLVS 장치의 신호 전송시 공통모드 전압과 소정의 스윙(예: 0.4V, 0.2V) 값을 나타낸 예시도이다.
[도 1]을 참조하면, 고속으로 영상데이터를 전송하기 위해서 일반적으로는 SLVS(scalable low voltage signaling) 방식이 채용되는데 0.2V 공통모드 전압과 0.2V 스윙을 갖는 80Mb/s ~ 1Gb/s 전송률의 차분(differential) 신호로 2개의 전송선을 통해 전송된다.
한편, [도 2]는 종래 SLVS 장치의 TX 드라이버를 도시한 예시도이다. [도 2]를 참조하면, 기존의 SLVS 장치는 TX 드라이버에 PMOS 대신에 모두 NMOS 트랜지스터를 채용하였다.
PMOS 트랜지스터는 NMOS 트랜지스터보다 소위 문턱 전압(Vt)이 상대적으로 높기 때문에 low voltage의 신호 전송이 필요한 곳(예: SLVS 장치의 TX driver)에서는 PMOS 트랜지스터의 채용이 어렵다.
이에 반해, NMOS 트랜지스터는 [도 2] 상의 Vt가 PMOS 트랜지스터가 채용된 경우보다 상대적으로 낮기 때문에 SLVS 장치의 TX driver에는 PMOS 트랜지스터 보다는 NMOS 트랜지스터의 채용이 적합하다.
그리고, NMOS 트랜지스터는 [도 2] 상의 Vt가 PMOS 트랜지스터가 채용된 경우보다 상대적으로 낮기 때문에 그러한 전원 전압이 낮아짐에 따라 소비 전력(P=IV)도 그 만큼 줄어 들게 된다.
그런데, NMOS 트랜지스터는 낮은 Vt에 적합하므로 전압을 조금만 걸어주어도 신호 전송이 쉽게 이루어지는 반면, 외부의 변화에 쉽게 리키지(leakage)가 발생하는 단점이 있었다.
이러한 단점을 극복하기 위해 기존에는 [도 2] 상의 NMOS 트랜지스터를 모두 후막 산화물 트랜지스터로 채용하게 되었다.
하지만, 0.13u 이하의 박막 산화물 트랜지스터는 일반 공정으로 제작 가능한 반면, 0.18u 이상의 후막 산화물 트랜지스터는 특수 공정을 통해 제작하여야만 하는 새로운 문제에 직면하게 되었다.
그 결과, 특수 공정을 거쳐야 하는 후막 산화물 트랜지스터가 SLVS 장치의 TX 드라이버에 최소한으로 채택되도록 구성할 필요성이 생겼다.
본 발명은 상기한 점을 감안하여 제안된 것으로, 본 발명의 목적은 낮은 전압으로 고속 신호전송이 가능하다는 SLVS의 장점을 그대로 살리면서도 외부의 변화로부터 전압 리키지 발생은 차단되는 한도에서만 후막 산화물 트랜지스터가 채택되도록 하는 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치를 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치는 전원 공급단과 그라운드 사이에 배치되어 스위칭 동작하는 제 1 PMOS 부재(110)와, 제 1 PMOS 부재와 그라운드 사이에 연결되는 전류원(120)을 구비하는 기준전류 생성부재(100); 그라운드로부터 전원 공급단에 근접 배치되는 제 2 PMOS 부재(210)와, 제 2 PMOS 부재(210)로부터 그라운드에 근접 배치되는 제 2a NMOS 부재(220)와, 제 2 PMOS 부재(210)와 제 2a NMOS 부재(220) 사이에 통전 연결되는 복수 개의 제 2b NMOS 부재(230)와, 전원 공급단을 통해 공급되는 기준전압을 타겟전압으로 바이어스 하는 OP앰프 부재(240)를 구비하는 바이어스 회로부재(200); 그라운드로부터 전원 공급단에 근접 배치되는 제 3 PMOS 부재(310)와, 제 3 PMOS 부재(310)로부터 그라운드에 근접 배치되는 제 3a NMOS 부재(320)와, 제 3 PMOS 부재(310)와 제 3a NMOS 부재(320) 사이에 통전 연결되어 SLVS 통신을 수행하는 복수 개의 제 3b NMOS 부재(330)를 구비하는 신호처리 회로부재(300);를 포함하여 구성되고, 제 1 PMOS 부재(110), 제 2 PMOS 부재(210), 제 3 PMOS 부재(310)는 상호 통전 연결되며, OP앰프 부재의 제 1 입력단은 복수 개의 제 2b NMOS 부재(230) 사이에 연결되고 OP앰프 부재의 출력단은 제 2a NMOS 부재(220)와 제 3a NMOS 부재(320)에 연결되며, 제 1 PMOS 부재(110), 제 2 PMOS 부재(210), 제 3 PMOS 부재(310), 제 2a NMOS 부재(220), 제 3a NMOS 부재(320)는 박막 산화물 트랜지스터 타입으로 이루어지고, 복수 개의 제 2b NMOS 부재(230), 복수 개의 제 3b NMOS 부재(330)는 후막 산화물 트랜지스터 타입으로 이루어진다.
한편, 기준전류 생성부재(100), 바이어스 회로부재(200), 신호처리 회로부재(300)는 1 : 1 : n(n은 자연수)의 비율로 연결될 수 있다.
본 발명은 박막 산화물 트랜지스터 타입의 제 1 PMOS 부재(110), 제 2 PMOS 부재(210), 제 3 PMOS 부재(310), 제 2a NMOS 부재(220), 제 3a NMOS 부재(320)를 구비하고, 후막 산화물 트랜지스터 타입의 제 2b NMOS 부재(230), 제 3b NMOS 부재(330)를 구비함에 따라 낮은 전압으로 고속 신호전송이 가능하다는 SLVS의 장점을 그대로 살리면서도 외부의 변화로부터 전압 리키지 발생은 차단시키는 장점을 나타낸다.
또한, 본 발명은 복수 개의 박막 산화물 트랜지스터를 구비함에 따라 기존의 SLVS 장치 대비 후막 산화물 트랜지서터의 특수 공정에 소요되는 제조단가의 상승을 낮출 수 있는 장점도 나타낸다.
[도 1]은 일반적인 LVDS 장치와 SLVS 장치의 신호 전송시 공통모드 전압과 소정의 스윙(예: 0.4V, 0.2V) 값을 나타낸 예시도,
[도 2]는 종래 SLVS 장치의 TX 드라이버를 도시한 예시도,
[도 3]은 본 발명에 따른 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치를 도시한 예시도이다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 본 발명의 SLVS 입출력 장치에 채택되는 PMOS 부재와 NMOS 부재에 대해 살펴보면 다음과 같다.
PMOS는 P형 금속 산화막 반도체(P-channel metal oxide semiconductor)를 의미하고 NMOS는 N형 금속 산화막 반도체(N-channel metal oxide semiconductor)를 의미한다. PMOS와 NMOS는 주지의 기술로서 그에 관한 구체적인 기술 내용은 본 명세서에서는 생략한다.
다음으로, 후막 산화물 트랜지스터와 박막 산화물 트랜지스터에 대해 살펴보면 다음과 같다.
박막 산화물 트랜지스터는 0.13u 이하 두께의 트랜지스터를 제작하는데 일반 공정을 거쳐 그 제작이 가능하지만, 후막 산화물 트랜지스터는 0.18u 이상 두께의 트랜지스터를 제작하는데 특수 공정을 거쳐야만 그 제작이 가능하다.
그 결과, SLVS 장치의 TX 드라이버의 구성으로서 여러 개의 산화물 트랜지스터를 제작하는 경우에 후막 산화물 트랜지스터를 채택할 것인지 박막 산화물 트랜지스터를 채택할 것인지에 따라 그 제조단가에 큰 차이를 나타낸다.
본 발명은 기존 SLVS 장치의 TX 드라이버 구성으로서 당연하게 채용되던 후막 산화물 트랜지스터를 배제하고 일부분에 대해서만 후막 산화물 트랜지스터를 채택함과 아울러 나머지는 박막 산화물 트랜지스터를 채택하고자 하는 것이다.
이를 위해서는 NMOS와 PMOS의 특성을 고려하여야 함과 아울러 기존 SLVS 장치의 TX 드라이버에서도 어느 위치에 후막 산화물 트랜지스터의 채택이 가능한지 그리고 어느 위치에 박막 산화물 트랜지스터의 채택이 가능한지를 함께 고려하여야 한다.
PMOS는 외부의 변화에 대해서 소위 전압의 리키지(leakage) 이슈가 거의 없이 상대적으로 단단한 구조인 반면, 문턱 전압이 높아서 낮은 스윙 전압(예: 0.2V)으로 고속 신호 전달을 필요로 하는 SLVS 장치의 TX 드라이버에 그 구성 요소로서 채택하기에는 한계가 있다.
NMOS는 문턱 전압이 낮아서 낮은 스윙 전압(예: 0.2V)으로 고속 신호 전달을 필요로 하는 SLVS 장치의 TX 드라이버에 그 구성 요소로서 채택하기에 적합한 반면, 상대적으로 헐렁한 구조여서 외부의 변화에 대해서 소위 전압의 리키지(leakage) 이슈가 크다는 단점이 있다.
기존 SLVS 장치의 TX 드라이버에서는 고속 신호 전달을 위해 이러한 NMOS 부재를 모든 구성요소로서 채용하되 리키지 이슈를 차단하기 위해 NMOS 부재 모두 후막 산화물 트랜지스터로 채용하게 되었다.
이처럼, NMOS 부재를 모두 후막 산화물 트랜지스터로 채용함에 따라 기존의 SLVS 장치의 TX 드라이버는 그 제조 단가를 낮추는 데에 한계가 있었다.
이러한 문제점을 해결하기 위해 앞서 살펴 본 바와 같이 본 발명은 기존 SLVS 장치의 TX 드라이버 구성으로서 당연하게 채용되던 후막 산화물 트랜지스터를 배제하고 일부분에 대해서만 후막 산화물 트랜지스터를 채택함과 아울러 나머지는 박막 산화물 트랜지스터를 채택하고자 하는 것이다.
[도 3]은 본 발명에 따른 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치를 도시한 예시도이다. [도 3]을 참조하면, 본 발명에 따른 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치는 기준전류 생성부재(100), 바이어스 회로부재(200), 신호처리 회로부재(300)를 포함하여 구성될 수 있다.
기준전류 생성부재(100)는 그라운드(GND)와 [도 3]에서의 윗쪽에 대응하는 전원 공급단 사이에 배치되는 제 1 PMOS 부재(110)와 전류원(120)을 구비할 수 있다.
제 1 PMOS 부재(110)는 P형 금속 산화막 반도체로서 [도 3] 상의 해당 위치에서 스위칭 동작하는 트랜지스터(TR)로 기능하도록 구성된다.
여기서, 제 1 PMOS 부재(110)는 직접적으로 외부의 'RX' 단말에 신호를 전송하는 구성이 아니고 전압을 걸어주는 쪽에 배치되는 구성이어서 문턱 전압이 높은 PMOS를 채택함과 아울러 그 구조가 NMOS에 비해 상대적으로 단단하기 때문에 예컨대 박막 산화물 트랜지스터로 그 채택이 가능하다.
전류원(120)은 [도 3]에서와 같이 그라운드와 제 1 PMOS 부재(110) 사이에 배치되어 해당 라인에 일정한 크기의 기준전류가 흐르도록 동작한다.
바이어스 회로부재(200)는 [도 3]을 참조하면, [도 3]의 위쪽에 대응하는 전원 공급단을 통해 공급되는 기준전압을 타겟전압으로 바이어스 하기 위한 구성으로서 제 2 PMOS 부재(210), 제 2a NMOS 부재(220), 제 2b NMOS 부재(230), OP앰프 부재(240)를 구비할 수 있다.
제 2 PMOS 부재(210)는 그라운드로부터 [도 3]의 위쪽에 대응하는 전원 공급에 근접 배치되는 PMOS로서, 외부의 'RX' 단말에 신호를 직접 전송하는 구성이 아니고 전압을 걸어주는 쪽에 배치되는 구성이어서 문턱 전압이 높은 PMOS를 채택함과 아울러 그 구조가 NMOS에 비해 상대적으로 단단하기 때문에 예컨대 박막 산화물 트랜지스터로 그 채택이 가능하다.
제 2a NMOS 부재(220)는 [도 3]에서와 같이 제 2 PMOS 부재(210)로부터 그라운드에 근접 배치된다. 여기서, 제 2a NMOS 부재(220)는 그라운드에 근접 배치되기 때문에 상대적으로 약한 구조의 NMOS를 채택함과 아울러 박막 산화물 트랜지스터의 채택도 가능하다.
제 2b NMOS 부재(230)는 [도 3]에서와 같이 제 2 PMOS 부재(210)와 제 2a NMOS 부재(220) 사이에 통전 연결되는 복수 개(231, 232)로 구성될 수 있다.
그리고, 복수 개의 제 2b NMOS 부재(231, 232) 사이에는 [도 3]에서와 같이 하나이상의 저항소자가 연결될 수 있다.
여기서, 복수 개의 제 2b NMOS 부재(231, 232)는 그라운드로부터 어느 정도 떨어져 있고 NMOS로서 상대적으로 약한 구조이기 때문에 후막 산화물 트랜지스터로 채택됨이 바람직하다.
OP앰프 부재(240)는 [도 3]에서와 같이 제 1 입력단이 복수 개의 제 2b NMOS 부재(230) 사이에 연결되고 그 출력단은 제 2a NMOS 부재(220)와 제 3a NMOS 부재(320)에 연결되어 전원 공급단을 통해 공급되는 기준전압을 타겟전압으로 바이어스 하도록 구성될 수 있다.
신호처리 회로부재(300)는 [도 3]을 참조하면, 제 3 PMOS 부재(310), 제 3a NMOS 부재(320), 제 3b NMOS 부재(330)를 구비할 수 있다.
제 3 PMOS 부재(310)는 그라운드로부터 [도 3]의 위쪽에 대응하는 전원 공급에 근접 배치되는 PMOS로서, 외부의 'RX' 단말에 신호를 직접 전송하는 구성이 아니고 전압을 걸어주는 쪽에 배치되는 구성이어서 문턱 전압이 높은 PMOS를 채택함과 아울러 그 구조가 NMOS에 비해 상대적으로 단단하기 때문에 예컨대 박막 산화물 트랜지스터로 그 채택이 가능하다.
제 3a NMOS 부재(320)는 [도 3]에서와 같이 제 3 PMOS 부재(310)로부터 그라운드에 근접 배치된다. 여기서, 제 3a NMOS 부재(320)는 그라운드에 근접 배치되기 때문에 상대적으로 약한 구조의 NMOS를 채택함과 아울러 박막 산화물 트랜지스터의 채택도 가능하다.
제 3b NMOS 부재(330)는 [도 3]에서와 같이 제 3 PMOS 부재(310)와 제 3a NMOS 부재(320) 사이에 통전 연결되는 복수 개(331 내지 334)로 구성될 수 있다.
여기서, 복수 개의 제 3b NMOS 부재(331 내지 334)는 그라운드로부터 어느 정도 떨어져 있고 외부의 'RX' 단말에 대해 SLVS 통신을 수행하는 구성으로서 NMOS 부재가 채택되었다.
그런데, NMOS 부재의 특성상 고속 신호 전달시 전압의 리키지 이슈가 크다는 단점을 해소하기 위해 바람직하게는 복수 개의 제 3b NMOS 부재(331 내지 334)는 후막 산화물 트랜지스터 타입으로 채택하였다.
한편, PMOS 부재인 제 1 PMOS 부재(110), 제 2 PMOS 부재(210), 제 3 PMOS 부재(310)는 [도 3]에서와 같이 상호 통전 연결될 수 있다.
다른 한편, [도 3]을 참조하면, 기준전류 생성부재(100), 바이어스 회로부재(200), 신호처리 회로부재(300)는 1 : 1 : n(n은 자연수)의 비율로 연결될 수 있다.
예컨대, 하나의 기준전류 생성부재(100)와 하나의 바이어스 회로부재(200)가 채택된 상태에서 본 발명의 SLVS 입출력 장치에 연결될 외부의 'RX' 단말 개수에 따라 신호처리 회로부재(300)의 개수는 증감시킬 수 있음을 의미한다.
100 : 기준전류 생성부재
110 : 제 1 PMOS 부재
120 : 전류원
200 : 바이어스 회로부재
210 : 제 2 PMOS 부재
220 : 제 2a NMOS 부재
230 : 제 2b NMOS 부재
240 : OP앰프 부재
300 : 신호처리 회로부재
310 : 제 3 PMOS 부재
320 : 제 3a NMOS 부재
330 : 제 3b NMOS 부재

Claims (2)

  1. 전원 공급단과 그라운드 사이에 배치되어 스위칭 동작하는 제 1 PMOS 부재(110)와, 상기 제 1 PMOS 부재와 그라운드 사이에 연결되는 전류원(120)을 구비하는 기준전류 생성부재(100);
    그라운드로부터 상기 전원 공급단에 근접 배치되는 제 2 PMOS 부재(210)와, 상기 제 2 PMOS 부재(210)로부터 그라운드에 근접 배치되는 제 2a NMOS 부재(220)와, 상기 제 2 PMOS 부재(210)와 상기 제 2a NMOS 부재(220) 사이에 통전 연결되는 복수 개의 제 2b NMOS 부재(230)와, 상기 전원 공급단을 통해 공급되는 기준전압을 타겟전압으로 바이어스 하는 OP앰프 부재(240)를 구비하는 바이어스 회로부재(200);
    그라운드로부터 상기 전원 공급단에 근접 배치되는 제 3 PMOS 부재(310)와, 상기 제 3 PMOS 부재(310)로부터 그라운드에 근접 배치되는 제 3a NMOS 부재(320)와, 상기 제 3 PMOS 부재(310)와 상기 제 3a NMOS 부재(320) 사이에 통전 연결되어 SLVS 통신을 수행하는 복수 개의 제 3b NMOS 부재(330)를 구비하는 신호처리 회로부재(300);
    를 포함하여 구성되고,
    상기 제 1 PMOS 부재(110), 상기 제 2 PMOS 부재(210), 상기 제 3 PMOS 부재(310)는 상호 통전 연결되며,
    상기 OP앰프 부재의 제 1 입력단은 상기 복수 개의 제 2b NMOS 부재(230) 사이에 연결되고 상기 OP앰프 부재의 출력단은 상기 제 2a NMOS 부재(220)와 상기 제 3a NMOS 부재(320)에 연결되며,
    상기 제 1 PMOS 부재(110), 상기 제 2 PMOS 부재(210), 상기 제 3 PMOS 부재(310), 상기 제 2a NMOS 부재(220), 상기 제 3a NMOS 부재(320)는 박막 산화물 트랜지스터 타입으로 이루어지고,
    상기 복수 개의 제 2b NMOS 부재(230), 상기 복수 개의 제 3b NMOS 부재(330)는 후막 산화물 트랜지스터 타입으로 이루어지는 것을 특징으로 하는 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치.
  2. 청구항 1에 있어서,
    상기 기준전류 생성부재(100), 상기 바이어스 회로부재(200), 상기 신호처리 회로부재(300)는 1 : 1 : n(n은 자연수)의 비율로 연결되는 것을 특징으로 하는 후막 산화물 트랜지스터를 부분적으로 구비하는 SLVS 입출력 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090127432A (ko) * 2007-03-30 2009-12-11 퀄컴 인코포레이티드 금속 산화물 반도체 회로의 설계 및 동작 방법
KR20160040798A (ko) * 2014-10-06 2016-04-15 에스케이하이닉스 주식회사 저항성 소자 생성 장치 및 그를 이용한 ｓｌｖｓ 출력 드라이버
US20220043472A1 (en) * 2018-10-10 2022-02-10 Sony Semiconductor Solutions Corporation Power supply circuit and transmitting device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090127432A (ko) * 2007-03-30 2009-12-11 퀄컴 인코포레이티드 금속 산화물 반도체 회로의 설계 및 동작 방법
KR20160040798A (ko) * 2014-10-06 2016-04-15 에스케이하이닉스 주식회사 저항성 소자 생성 장치 및 그를 이용한 ｓｌｖｓ 출력 드라이버
US20220043472A1 (en) * 2018-10-10 2022-02-10 Sony Semiconductor Solutions Corporation Power supply circuit and transmitting device

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