WO2015194482A1 - 半導体装置 - Google Patents
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Abstract
直列的に接続された第1回路1及び第2回路2と、第1回路1の第1電源ラインDL1に第1電位を与える第1端子T1と、第2回路2の第2電源ラインDL2に第2電位を与える第2端子T2と、第1回路1の信号伝送ラインに接続された第3端子T3と、第3端子T3に接続され、第3端子T3の電位が第1閾値よりも増加する場合には、第3端子T3から第4端子T4に電流を放出する保護回路とを備えている。第1電源ラインDL1と第2電源ラインDL2とは分離されており、且つ、第4端子T4は、第1電源ラインDL1に直接接続されることなく、リードに電気的に接続されている。
Description
本発明は、ESDノイズに対する耐性が改善された半導体装置に関する。
「静電気放電」(ESD:ElectroStatic Discharge)が生じうる環境下で動作する半導体装置では、ESDノイズの影響を低減することが好ましい。ESDノイズ等がアナログ回路等に入力されると、素子破壊や誤動作が生じるためである。そこで、従来から、幾つかの手法が提案されている(例えば、特許文献1参照)。
しかしながら、直列的に機能の異なる第1回路と第2回路を接続した場合において、ESDノイズ等の影響を低減するための工夫は知られていない。
本発明は、このような課題に鑑みてなされたものであり、ESDノイズ等の影響を低減可能な半導体装置を提供することを目的とする。
上述の課題を解決するため、第1の半導体装置は、複数のリードを備えた半導体装置において、直列的に接続された第1回路及び第2回路と、前記第1回路の第1電源ラインに第1電位を与える第1端子と、前記第2回路の第2電源ラインに第2電位を与える第2端子と、前記第1回路の信号伝送ラインに接続された第3端子と、前記第3端子に接続され、前記第3端子の電位が第1閾値よりも増加する場合には、前記第3端子から第4端子に電流を放出する第1の保護回路と、を備え、前記第1電源ラインと前記第2電源ラインとは分離されており、且つ、前記第4端子は、前記第1電源ラインに直接接続されることなく、前記リードに電気的に接続されていることを特徴とする。
第1回路の第1電源ラインと、第2回路の第2電源ラインとは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ESDノイズなどが発生して、第3端子の電位が大きく上昇した場合、第4端子には、第1の保護回路から電流が流れ込むため、第1回路は保護される。しかしながら、第4端子を、第1電源ラインに直接接続した場合には、第1電源ラインの電源電位が変動して第1回路が誤動作し、また、第1回路と第2回路との間の送受信に誤動作が生じる。そこで、この半導体装置では、第4端子は、第1電源ラインに直接接続されることなく、リードに接続することした。したがって、第1の保護回路の動作時に第4端子から出力されるESDノイズが、直接的に第1電源ラインを介して、第1回路に流れ込むことが無くなるため、第1回路の誤動作や、第1回路と第2回路との間の送受信の誤動作が抑制される。
また、第2の半導体装置は、前記第1端子に第1配線を介して接続された第1リードと、前記第4端子に接続された第4配線と、前記第1配線と前記第4配線との間に位置する第1シールド配線と、を備えることを特徴とする。
第1配線は、第1電源ラインに接続されているため、これにESDノイズが重畳すると、第1電源ラインの電位が変動することになるが、第1配線に第4配線が隣接している場合には、第1配線にノイズが重畳しやすい。なぜならば、第4配線には、ESDノイズの混入時において、第1の保護回路から大きなノイズ電流が流れるからである。このような場合において、第1シールド配線が、第1配線と第4配線との間に配置されていれば、第4配線から第1配線に向けて空間を伝わる電磁波を遮断することができ、したがって、第1電源ラインの電位の変動を抑制することができる。
上述の回路構成は、電源ラインのみならず、グランドラインなどの固定電位が与えられる固定ラインにも適用することができ、双方を適用した場合には、より効果的に、上述の誤動作抑制を行うことができる。
すなわち、第3の半導体装置は、前記第1回路の第1固定ラインに第1固定電位を与える第5端子と、前記第2回路の第2固定ラインに第2固定電位を与える第6端子と、前記第3端子に接続され、前記第3端子の電位が第2閾値よりも減少する場合には、前記第3端子に第7端子から電流を流し込む第2の保護回路と、を備え、前記第1固定ラインと前記第2固定ラインとは分離されており、且つ、前記第7端子は、前記第1固定ラインを介することなく、前記リードに電気的に接続されていることを特徴とする。
第1回路の第1固定ラインと、第2回路の第2固定ラインとは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ESDノイズなどが発生して、第3端子の電位が大きく下降した場合、第7端子には、第2の保護回路から電流が流れ込むため、第1回路は保護される。しかしながら、第7端子を、第1固定ラインに直接接続した場合には、第1固定ラインの電位が変動して第1回路が誤動作し、また、第1回路と第2回路との間の送受信に誤動作が生じる。そこで、この半導体装置では、第7端子は、第1固定ラインに直接接続されることなく、リードに接続することした。したがって、第2の保護回路の動作時に第7端子から出力されるESDノイズが、直接的に第1固定ラインを介して、第1回路に流れ込むことが無くなるため、第1回路の誤動作や、第1回路と第2回路との間の送受信の誤動作が抑制される。
第4の半導体装置は、前記第5端子に第5配線を介して接続された第5リードと、前記第7端子に接続された第7配線と、前記第5配線と前記第7配線との間に位置する第2シールド配線と、を備えることを特徴とする。
第5配線は、第1固定ラインに接続されているため、これにESDノイズが重畳すると、第1固定ラインの電位が変動することになるが、第5配線に第7配線が隣接している場合には、第7配線にノイズが重畳しやすい。なぜならば、第7配線には、ESDノイズの混入時において、第2の保護回路から大きなノイズ電流が流れるからである。このような場合において、第2シールド配線が、第5配線と第7配線との間に配置されていれば、第7配線から第5配線に向けて空間を伝わる電磁波を遮断することができ、したがって、第1固定ラインの電位の変動を抑制することができる。
また、第5の半導体装置は、一対のダイオードを、極性を逆にして並列に接続してなる第3の保護回路を更に備え、前記第3の保護回路は、前記第1電源ラインと前記第4端子との間に介在していることを特徴とする。
また、第6の半導体装置は、一対のダイオードを、極性を逆にして並列に接続してなる第4の保護回路を更に備え、前記第4の保護回路は、前記第1固定ラインと前記第7端子との間に介在していることを特徴とする。
第3の保護回路及び/又は第4の保護回路は、半導体装置の製造時において、第3端子にESDノイズが入力された場合において、保護回路の出力電流を消費することができ、したがって、第1回路にはESDノイズが流れず、第1回路が保護される。
本発明の半導体装置によれば、ESDノイズ等の影響を低減することができる。
以下、実施の形態に係る半導体装置について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
図1は、半導体装置の平面図である。
この半導体装置は、半導体チップ10と、半導体チップ10が固定されたダイパッド11と、ダイパッド11の周囲に離間して配置された複数のリード(同図では10本)と、ダイパッド11及びリードを樹脂でモールドするパッケージ12を備えている。なお、図1では、内部の接続関係が見えるように、リードの上部に位置する樹脂モールドは除いて示してある。
図2は、半導体装置の底面図である。パッケージ12の裏面において、四角形のダイパッド11の裏面、各リードの裏面は露出しているため、ダイパッド11やリードを介して放熱を行うことができる。
図3は、半導体装置の断面構成を示す図である。半導体チップ10、ダイパッド11、パッケージ12及びリードを含む半導体装置本体は、配線回路基板13上に固定されている。配線回路基板13は多層配線基板であってもよい。半導体チップ10と各種のリード(同図では入力リードINPUTと出力リードOUTPUTを図示している)とは、ボンディングワイヤー(配線)を介して接続されている。半導体チップ10は、樹脂のパッケージ12の内部に埋め込まれている。
図1に戻って、回路構成について説明する。
この半導体装置は、複数のリードを備えており、半導体チップ10の表面上に形成された電極パッドによって、各種の端子が構成されている。半導体チップ10の内部には、直列的に接続された第1回路1及び第2回路2が形成され、更に、第1回路1と第2回路2との間にはバッファ回路3が形成されている。半導体チップ10における第1回路1の入力側には、ダイオードD1からなる第1の保護回路及びダイオードD2からなる第2の保護回路が設けられている。バッファ回路3は、ノイズが大きい場合においても、第1回路1と第2回路2の信号の受け渡しの誤判定を低減させるものであり、シュミットバッファを用いることができる。
半導体チップ10上には、図示しない絶縁膜を介して、第1端子T1、第2端子T2、第3端子T3、第4端子T4、第5端子T5、第6端子T6、第7端子T7、第1シールド端子TS1、第2シールド端子TS2、第2回路側端子T10が設けられている。
なお、説明の便宜上、リードに与えられる電圧又は信号に、リードと同一の符号を用いることとする。すなわち、各リードVCC1、VCC2、GND1、GND2には、それぞれ、電位VCC1、VCC2、GND1、GND2が与えられるものとする。また、入力リードINPUT(第3リード)には入力信号INPUTが与えられ、出力リードOUTPUTからは出力信号OUTPUTが取り出されるものとする。
第1端子T1は、第1回路1の第1電源ラインDL1に接続され、これに第1電位(VCC1)を与えるものであり、配線W1を介して、第1リードVCC1に接続されている。第2端子T2は、第2回路2の第2電源ラインDL2に接続され、これに第2電位(VCC2)を与えるものであり、配線W2を介して第2リードVCC2に接続されている。第3端子T3は、第1回路1の信号伝送ラインに接続されており、配線W3を介して、入力リードINPUTに接続されている。第4端子T4は、ダイオードD1のカソードに接続されており、配線W4を介してリードVCC1に接続されている。なお、各配線の抵抗値は、各リードの抵抗値よりも高い。
第5端子T5は、第1回路1の第1固定ラインGL1に接続され、これに第1固定電位(GND1:グランド電位)を与えるものであり、配線W5を介して第5リードGND1に接続されている。第6端子T6は、第2回路2の第2固定ラインGL2に接続され、これに第2固定電位(GND2:グランド電位)を与えるものであり、配線W6を介して第6リードGND2に接続されている。第7端子T7は、ダイオードD2のアノードに接続されており、配線W7を介してリードGND1に接続されている。
第1シールド端子TS1は、第1シールド配線WS1を介して、グランド電位に固定されたダイパッド11に接続されている。第2シールド端子TS2は、第2シールド配線WS2を介して、グランド電位に固定されたダイパッド11に接続されている。
第2回路2の方の端子T10は、配線W10を介して出力リードOUTPUTに接続されている。
ここで、入力リードINPUTに、ESDノイズが重畳されたものとすると、第3端子T3の電位が大きく変化する。ダイオードD1からなる第1の保護回路は、第3端子T3に接続されており、第3端子T3の電位が、第1閾値(ダイオードD1の閾値電圧+第4端子T4の電位)よりも増加する場合には、第3端子T3から第4端子T4に電流を放出する。一方、ダイオードD2からなる第2の保護回路は、第3端子T3の電位が、第2閾値(ダイオードD2の閾値+第7端子T7の電位)よりも減少する場合には、第3端子T3に第7端子T7から電流を流し込む。
したがって、第1及び第2の保護回路が機能することにより、第1回路1の入力側は保護されることとなる。
なお、第1電源ラインDL1と第2電源ラインDL2とは分離されており、且つ、第4端子T4は、第1電源ラインDL1に直接接続されることなく、リードVCC1に電気的に接続されている。また、第1固定ラインGL1と第2固定ラインGL2とは分離されており、且つ、第7端子T7は、第1固定ラインGL1を介することなく、リードGND1に電気的に接続されている。
第1回路1の第1電源ラインDL1と、第2回路2の第2電源ラインDL2とは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ESDノイズなどが発生して、第3端子T3の電位が大きく上昇した場合、第4端子T4には、ダイオードD1からなる保護回路から電流が流れ込むため、第1回路1は保護される。しかしながら、第4端子T4を、第1電源ラインDL1に直接接続した場合には、第1電源ラインDL1の電源電位が変動して第1回路1が誤動作し、また、第1回路1と第2回路2との間の送受信に誤動作が生じる。
すなわち、図7に示す比較例の回路の場合、ESDノイズが第3端子T3に重畳した場合に、ダイオードD1から出力されたESDノイズは第1電源ラインDL1の電位を変動させ、第1回路1における誤動作を生じさせる。
図1の実施形態の半導体装置では、第4端子T4は、第1電源ラインDL1に直接接続されることなく、また、これを介することなく、リードVCC1に接続されている。したがって、保護回路の動作時に第4端子T4から出力されるESDノイズが、直接的に第1電源ラインDL1を介して、第1回路1に流れ込むことが無くなるため、第1回路1の誤動作や、第1回路1と第2回路2との間の送受信の誤動作が抑制される。
第1シールド配線WS1は、第1配線W1と第4配線W4との間に位置している。第1配線W1は、第1電源ラインDL1に接続されているため、これにESDノイズが重畳すると、第1電源ラインDL1の電位が変動することになるが、第1配線W1に第4配線W4が隣接している場合には、第1配線W1にノイズが重畳しやすい。なぜならば、第4配線W4には、ESDノイズの混入時において、第1の保護回路から大きなノイズ電流が流れるからである。本例では、第1シールド配線WS1が、第1配線W1と第4配線W4との間に配置されているので、第4配線W4から第1配線W1に向けて空間を伝わる電磁波を遮断することができ、したがって、第1電源ラインDL1の電位の変動を抑制することができる。
上述の回路構成は、電源ラインのみならず、グランドラインなどの固定電位が与えられる固定ラインにも適用することができ、双方を適用した場合には、より効果的に、上述の誤動作抑制を行うことができる。
なお、第1回路1の第1固定ラインGL1と、第2回路2の第2固定ラインGL2とは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ESDノイズなどが発生して、第3端子T3の電位が大きく下降した場合、第7端子T7には、ダイオードD2からなる第2の保護回路から電流が流れ込むため、第1回路1は保護される。しかしながら、第7端子T7を、第1固定ラインGL1に直接接続した場合には、第1固定ラインGL1の電位が変動して第1回路1が誤動作し、また、第1回路1と第2回路2との間の送受信に誤動作が生じる。
本例の半導体装置では、第7端子T7は、第1固定ラインGL1に直接接続されることなく、また、これを介することなく、リードGND1に接続されている。したがって、ダイオードD2からなる第2の保護回路の動作時に第7端子T7から出力されるESDノイズが、直接的に第1固定ラインGL1を介して、第1回路1に流れ込むことが無くなるため、第1回路1の誤動作や、第1回路1と第2回路2との間の送受信の誤動作が抑制される。
第2シールド配線WS2は、第5配線W5と第7配線W7との間に位置している。第5配線W5は、第1固定ラインGL1に接続されているため、これにESDノイズが重畳すると、第1固定ラインGL1の電位が変動することになるが、第5配線W5に第7配線W7が隣接している場合には、第7配線W7にノイズが重畳しやすい。なぜならば、第7配線W7には、ESDノイズの混入時において、ダイオードD2からなる第2の保護回路から大きなノイズ電流が流れるからである。このような場合において、第2シールド配線WS2が、第5配線W5と第7配線W7との間に配置されていれば、第7配線W7から第5配線W5に向けて空間を伝わる電磁波を遮断することができ、したがって、第1固定ラインGL1の電位の変動を抑制することができる。
上述の第1回路1及び第2回路2の回路構成は、特に、限定されるものではなく、第1回路1をアナログ回路とし、第2回路2をデジタル回路としてもよい。例えば、第1回路1としては、アンプやPLL回路が挙げられ、第2回路2としては、DSP(デジタル信号処理)回路、エンコーダ(送信回路の場合)、デコーダ(受信回路の場合)、スクランブラ―、デスクランブラ―、パッカー、アンパッカー、エラー検出回路などが挙げられる。
図4は、第1回路の一例を示す回路図である。
トランジスタQ1、Q2,Q3、Q4を図示の如く第1電源ラインDL1と第1固定ラインGL1との間に接続することで、入力側の信号を出力側に伝達するアンプとして機能している。
図5は、第2回路の一例を示す回路図である。
第2電源ラインDL2と第2固定ラインGL2との間には、カレントミラー回路が接続されている。すなわち、第2電源ラインDL2と第2固定ラインGL2との間には、トランジスタQ10及びトランジスタQ20が直列接続され、これらに並列に、トランジスタQ30及びトランジスタQ40が直列接続されている。上流側の一対のトランジスタQ10とトランジスタQ30のゲートは共通接続され、下流側のトランジスタQ20の上流位置に接続されている。トランジスタQ20のゲートには入力信号が入力され、トランジスタQ40のゲートには参照電圧Vrefが入力される。トランジスタQ20及びトランジスタQ40の下流側の節点は、電流源ISを介して第2固定ラインGL2に接続されている。トランジスタQ20のゲートに入力された電位に応じて、出力側の節点(トランジスタQ30とトランジスタQ40の接続点)の電位が変動し、この電位が出力信号として外部に出力される。
図6は、半導体装置の平面図である。
図1に示した入力リードINPUTと出力リードOUTPUTの位置を相互に置換した構造を有している。この場合、信号は入力リードINPUTから入力され、第2回路2で処理された信号が、第1回路1に入力される。例えば、第2回路2はデジタル回路であり、第1回路1はアナログ回路である。この半導体装置においても、出力リードOUTPUTを介して、ESDノイズが第3端子T3に混入した場合には、上述の回路と同様に機能する。
図8は、差動入力を受信する場合の半導体装置の入力側の構成を示す図である。
上述の第1回路1への入力は、差動入力とすることも可能である。すなわち、図1の符号100で示した入力部を2つ備えている。図8における一方の入力部100と入力部100Aの構造は同一である。これらの入力部100、100Aの入力端子には、互いに相補的な信号が入力され、入力部100,100Aからの出力信号が、図1における第3端子T3を介して、第1回路1に入力される。この場合、第1回路1は、以下のような変形した構造を有する。すなわち、第1回路1は、一対のトランジスタQA,QBを備えており、各入力部100、100Aからの相補的な入力信号が、それぞれのトランジスタQA,QBのゲートに入力される。各トランジスタQA,QBの一方の端子は、抵抗RA,RBをそれぞれ介して、第1電源ラインDL1接続されており、他方の端子はスイッチング用のトランジスタQCを介して、第1固定ラインGL1に接続されている。トランジスタQCのゲートには適当なバイアス電位Biasを与えることができ、ゲートへの印加電圧と、バイアス電位Biasに応じて、トランジスタQA,QBに電流が流れる。トランジスタQBと抵抗R2との間の節点は、後段の第2回路2に接続される。この構造の場合も、トランジスタQA,QBへの入力部分の構造は、上述の回路と同様なので、上述の実施形態と同様の作用を奏し、入力部分が保護されることとなる。
図9は、第2(又は第3)の保護回路の回路図である。
図1に示した第1電源ラインDL1又は第1固定ラインGL1の節点Paと、第1又は第2の保護回路側の節点Pbとの間には、図示のような保護回路を更に設けることができる。
すなわち、第3の保護回路は、一対のダイオードD10,D20を、極性を逆にして並列に接続してなり、第3の保護回路は、第1電源ラインDL1と第4端子T4との間に介在している。
第4の保護回路は、一対のダイオードD10,D20を、極性を逆にして並列に接続してなり、第1固定ラインGL1と第7端子T7との間に介在している。第3の保護回路と、第4の保護回路は、いずれか1つを設けることとしておよいが、双方を設けることとしてもよい。また、ダイオードD10,D20としては、ツエナーダイオードを用いて、双方向ダイオードを構成してもよい。第3の保護回路又は第4の保護回路において、複数のダイオードを直列に多段接続して第1ダイオード群を構成し、且つ、これと逆極性のダイオードを直列に多段接続して第2ダイオード群を構成し、これらのダイオード群を並列に接続することもできる。
上述の構成によれば、第3の保護回路及び/又は第4の保護回路は、半導体装置の製造時において、第3端子にESDノイズが入力された場合において、保護回路の出力電流を消費することができ、したがって、第1回路にはESDノイズが流れず、第1回路が保護される。
詳説すれば、デバイスの組立時において、保護回路(ダイオードD1,D2)を、配線W4、W7を介して、それぞれリードVCC1,GND1にボンディング接続する前の段階であり、且つ、第1回路1を、配線W1、W5を介して、それぞれリードVCC1,GND1にボンディング接続する前の段階においては、保護回路(ダイオードD1,D2)と第1回路1とを、第1電源ラインDL1又は第1固定ラインGL1を介して接続する電流パスが存在しない。この場合、入力端子である第3端子T3に、ESDが入力された場合、グランド側の第7端子T7や、電源側の第4端子に電流が流れないため、入力端子の電位が上昇して、保護回路(ダイオードD1、D2)の入力部が破壊される虞がある。かかる破壊を抑制するため、上述のような双方向のダイオードD10,D20を、電源側及びグランド側の節点Paと節点Pbと間に設けてある。
1…第1回路、2…第2回路、DL1…第1電源ライン、DL2…第2電源ライン、GL1…第1固定ライン、GL2…第2固定ライン。
Claims (6)
- 複数のリードを備えた半導体装置において、
直列的に接続された第1回路及び第2回路と、
前記第1回路の第1電源ラインに第1電位を与える第1端子と、
前記第2回路の第2電源ラインに第2電位を与える第2端子と、
前記第1回路の信号伝送ラインに接続された第3端子と、
前記第3端子に接続され、前記第3端子の電位が第1閾値よりも増加する場合には、前記第3端子から第4端子に電流を放出する第1の保護回路と、
を備え、
前記第1電源ラインと前記第2電源ラインとは分離されており、且つ、前記第4端子は、前記第1電源ラインに直接接続されることなく、前記リードに電気的に接続されている、
ことを特徴とする半導体装置。 - 前記第1端子に第1配線を介して接続された第1リードと、
前記第4端子に接続された第4配線と、
前記第1配線と前記第4配線との間に位置する第1シールド配線と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第1回路の第1固定ラインに第1固定電位を与える第5端子と、
前記第2回路の第2固定ラインに第2固定電位を与える第6端子と、
前記第3端子に接続され、前記第3端子の電位が第2閾値よりも減少する場合には、前記第3端子に第7端子から電流を流し込む第2の保護回路と、
を備え、
前記第1固定ラインと前記第2固定ラインとは分離されており、且つ、前記第7端子は、前記第1固定ラインを介することなく、前記リードに電気的に接続されている、
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記第5端子に第5配線を介して接続された第5リードと、
前記第7端子に接続された第7配線と、
前記第5配線と前記第7配線との間に位置する第2シールド配線と、
を備えることを特徴とする請求項3に記載の半導体装置。 - 一対のダイオードを、極性を逆にして並列に接続してなる第3の保護回路を更に備え、
前記第3の保護回路は、
前記第1電源ラインと前記第4端子との間に介在していることを特徴とする請求項1~4のいずれか一項に記載の半導体装置。 - 一対のダイオードを、極性を逆にして並列に接続してなる第4の保護回路を更に備え、
前記第4の保護回路は、
前記第1固定ラインと前記第7端子との間に介在していることを特徴とする請求項3又は4に記載の半導体装置。
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