JP4822686B2 - 保護回路及びこれを搭載した半導体集積回路 - Google Patents
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従来の保護回路は図9に示すように構成されている。
回路ブロックAが動作した時には、外部電源端子1AからGND端子2Aに対して電流IG1Aが図10(a)に示すように流れるので、GNDノード16Aの電位は配線抵抗5Aの影響で、図10(b)に示すように“5A・IG1A”となる。
本発明は、多電源サージ保護のために各電源端子間及び各接地端子間に挿入している保護素子により、通常動作時に一方の電源変動によって他方の電源系に変動を与えない保護回路を提供することを目的とする。
本発明の請求項4記載の保護回路は、請求項1または請求項3の何れかにおいて、前記第2のMOSトランジスタのゲートと前記第1のMOSトランジスタのドレインとの間に接続された前記容量と直列に、電源が印加されている際にオンするスイッチを設けたことを特徴とする。
本発明の請求項6記載の保護回路は、請求項1〜請求項5の何れかにおいて、前記第2のMOSトランジスタのゲート・ドレイン間に接続された前記抵抗と並列にダイオードを設けたことを特徴とする。
本発明の請求項9記載の保護回路は、請求項1〜請求項8の何れかにおいて、前記第2の回路ブロックに電気的に接続された第2の入出力端子と前記第2の電源端子との間に接続され、前記第2の入出力端子と前記第2の電源端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第2の入出力端子と前記第2の電源端子との間を低インピーダンスで接続する入出力保護素子と、前記第2の入出力端子と前記第2の接地端子との間に接続され、前記第2の入出力端子と前記第2の接地端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第2の入出力端子と前記第2の接地端子との間を低インピーダンスで接続する入出力保護素子と、を備えたことを特徴とする。
本発明の請求項11記載の半導体集積回路は、請求項10において、前記第1の電源端子と前記第2の電源端子から供給される電源電位が互いに異なり、かつ前記第1の接地端子と前記第2の接地端子から供給される接地電位が互いに異なることを特徴とする。
なお、従来例を示す図9と同様の作用を成すものには同一の符号を付けて説明する。
(第1の実施形態)
図1と図2は本発明の(第1の実施形態)に係る保護回路を有する半導体集積回路を示す。
図2は、通常動作時に回路ブロックAの動作電流が過渡的に変動したときの状態を示す。
また、図1に示される保護回路は、回路ブロックA,Bについて説明したが、3つ以上の回路ブロックでも有効である。
図3は本発明の(第2の実施形態)の保護回路を有する半導体集積回路を示す。
図3に示される保護回路は、本発明の第1の実施形態との関連でいえば、2つの回路ブロックA,Bにおいて、電源端子間は、ゲート・ドレイン間に抵抗11Aとゲート・ソース間に容量13Aを具備したMOSトランジスタ9Aを有しており、外部電源端子1Aが外部電源端子1Bより低い電位である時に有効であり、単方向MOSトランジスタである点にひとつの特徴がある。
図4は本発明の(第3の実施形態)の保護回路を有する半導体集積回路を示す。
図4に示される保護回路は、本発明の第1の実施形態との関連でいえば、PchMOSトランジスタ9A,9Bについては、それぞれ図1で見られたゲート・ソース間に容量13A,13Bが無くなっている。接地間保護素子であるNchMOSトランジスタ10A,10Bについては、それぞれ図1で見られたゲート・ソース間に容量14A,14Bが無くなっている。そして、容量20A,20B,21A,21Bが次の箇所に追加されている。
図5は本発明の(第4の実施形態)の保護回路を有する半導体集積回路を示す。
図5に示される保護回路は、本発明の第1の実施形態との関連でいえば、PchMOSトランジスタ9A,9Bについては、それぞれ図1で見られたゲート・ソース間に容量13A,13Bが無くなっている。接地間保護素子であるNchMOSトランジスタ10A,10Bについては、それぞれ図1で見られたゲート・ソース間に容量14A,14Bが無くなっている。そして、容量22A,22Bが次の箇所に追加されている。
図6は本発明の(第5の実施形態)の保護回路を有する半導体集積回路を示す。
図6に示される保護回路は、本発明の第1の実施形態との関連でいえば、電源間保護素子及び接地間保護素子のゲート・ソース間に容量13A,13B,14A,14Bが接続されていない点で異なっている。
また、(第2の実施形態)〜(第5の実施形態)に示される保護回路は、回路ブロックA,Bについて説明したが、3つ以上の回路ブロックでも有効である。
図7は本発明の(第6の実施形態)の保護回路を有する半導体集積回路を示す。
図7に示される保護回路は、本発明の第1の実施形態との関連でいえば、スイッチ23A,23B,24A,24Bが追加されている。
この(第6の実施形態)では、スイッチ23A,23B,24A,24Bは、電源電圧が印加されている場合や回路が動作状態にある場合にオンし、電源電圧が印加されていない場合や回路が動作状態にない場合にオフする信号によって制御されている。よって、電源電圧が印加されている場合や回路が動作状態にある場合には、スイッチ23A,23B,24A,24Bはオンしているので、図1の実施形態と同様、回路ブロックAが動作した時の過渡電流IG1Aが外部電源端子1AからGND端子2Aに対して流れる。この時、GND端子2Aから回路ブロックAまでの配線抵抗5Aの影響で、GNDノード16Aの電位は“5A・IG1A”となる。この時、MOSトランジスタ10Bのゲートノード10BGは、抵抗12Bと容量14Bで構成されるローパスフィルタによって、GNDノード16Aに比べると過渡的な電位変動が減衰される。これにより、MOSトランジスタ10Bは、しきい値電圧Vtnを越えることがないのでオンすることがなく、GNDノード16Bの電位は“5B・IG1B”で決まり、回路ブロックBは回路ブロックAの過渡的な変動の影響を受けることがない。電源電圧が印加されていない場合や回路が動作状態にない場合には、スイッチ23A,23B,24A,24Bはオフしているので、ローパスフィルタの影響を受けることがなく、サージのような異常高電圧が印加された場合は、MOSトランジスタが瞬時に動作して低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで、回路を保護することができる。
図8は本発明の(第7の実施形態)の保護回路を有する半導体集積回路を示す。
図8に示される保護回路は、本発明の第1の実施形態との関連でいえば、ダイオード25A,25B,26A,26Bが追加されている。
この(第7の実施形態)では、回路ブロックAの動作電流が過渡的に変動した時には、(第1の実施形態)と同様、NchMOSトランジスタ10Bのゲートノード10BGは、抵抗12Bと容量14Bで構成されるローパスフィルタによって、GNDノード16Aに比べると過渡的な電位変動が減衰される。これにより、NchMOSトランジスタ10Bは、しきい値電圧Vtnを越えることがないのでオンすることがなく、GNDノード16Bの電位は“5B・IG1B”で決まり、回路ブロックBは回路ブロックAの過渡的な変動の影響を受けることがない。
また、図8ではMOSトランジスタのゲート・ドレイン間に接続されているダイオードは一段であるが、このダイオードは、デバイスの耐圧に問題ない範囲であればN段接続されていても構わないことは言うまでもない。
1A,1B 外部電源端子
2A,2B GND端子
3A,3B 入出力端子
4A,5A,4B,5B 配線抵抗
6A,6B 電源・GND間保護素子
7A,8A,7B,8B 入出力保護素子
9A,9B PchMOSトランジスタ(電源間保護素子)
10A,10B NchMOSトランジスタ(接地間保護素子)
11A,11B,12A,12B 抵抗
13A,13B,14A,14B 容量
17AB ノード
20A,20B,21A,21B,22A,22B 容量
23A,23B,24A,24B スイッチ
25A,25B,26A,26B ダイオード
Claims (11)
- 第1の電源端子および第1の接地端子から電源電力を受け取る第1の回路ブロックと、第2の電源端子および第2の接地端子から電源電力を受け取る第2の回路ブロックとに対し、前記第1の電源端子と前記第2の電源端子との間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の電源端子と前記第2の電源端子との間を低インピーダンスで接続する第1のMOSトランジスタを設け、前記第1の接地端子と前記第2の接地端子との間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の接地端子と前記第2の接地端子との間を低インピーダンスで接続する第2のMOSトランジスタを設けた保護回路において、
前記第1のMOSトランジスタのゲート・ドレイン間に接続された抵抗と、前記第1のMOSトランジスタのゲートと前記第2のMOSトランジスタのドレインとの間に接続された容量からなる第1のフィルタと、
前記第2のMOSトランジスタのゲート・ドレイン間に接続された抵抗と、前記第2のMOSトランジスタのゲートと前記第1のMOSトランジスタのドレインとの間に接続された容量からなる第2のフィルタと、
を備え、
前記第1のフィルタは、前記第1の回路ブロック又は前記第2の回路ブロックの動作電流が過渡的に変動したとき、前記第1のMOSトランジスタのゲート電位の過渡的な電位変動を減衰させて、そのゲート電位を前記第1のMOSトランジスタのしきい値電圧以下にし、
前記第2のフィルタは、前記第1の回路ブロック又は前記第2の回路ブロックの動作電流が過渡的に変動したとき、前記第2のMOSトランジスタのゲート電位の過渡的な電位変動を減衰させて、そのゲート電位を前記第2のMOSトランジスタのしきい値電圧以下にする
ことを特徴とする保護回路。 - 第1の電源端子および第1の接地端子から電源電力を受け取る第1の回路ブロックと、第2の電源端子および第2の接地端子から電源電力を受け取る第2の回路ブロックとに対し、前記第1の電源端子と前記第2の電源端子との間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の電源端子と前記第2の電源端子との間を低インピーダンスで接続する第1のMOSトランジスタを設け、前記第1の接地端子と前記第2の接地端子との間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の接地端子と前記第2の接地端子との間を低インピーダンスで接続する第2のMOSトランジスタを設けた保護回路において、
前記第1のMOSトランジスタのゲート・ドレイン間に接続された抵抗と、前記第1のMOSトランジスタのゲートと前記第2のMOSトランジスタのゲートとの間に接続された容量からなる第1のフィルタと、
前記第2のMOSトランジスタのゲート・ドレイン間に接続された抵抗と、前記第1のMOSトランジスタのゲートと前記第2のMOSトランジスタのゲートとの間に接続された前記容量からなる第2のフィルタと、
を備え、
前記第1のフィルタは、前記第1の回路ブロック又は前記第2の回路ブロックの動作電流が過渡的に変動したとき、前記第1のMOSトランジスタのゲート電位の過渡的な電位変動を減衰させて、そのゲート電位を前記第1のMOSトランジスタのしきい値電圧以下にし、
前記第2のフィルタは、前記第1の回路ブロック又は前記第2の回路ブロックの動作電流が過渡的に変動したとき、前記第2のMOSトランジスタのゲート電位の過渡的な電位変動を減衰させて、そのゲート電位を前記第2のMOSトランジスタのしきい値電圧以下にする
ことを特徴とする保護回路。 - 前記第1のMOSトランジスタのゲートと前記第2のMOSトランジスタのドレインとの間に接続された前記容量と直列に、電源が印加されている際にオンするスイッチを設けたことを特徴とする請求項1記載の保護回路。
- 前記第2のMOSトランジスタのゲートと前記第1のMOSトランジスタのドレインとの間に接続された前記容量と直列に、電源が印加されている際にオンするスイッチを設けたことを特徴とする請求項1もしくは3のいずれかに記載の保護回路。
- 前記第1のMOSトランジスタのゲート・ドレイン間に接続された前記抵抗と並列にダイオードを設けたことを特徴とする請求項1ないし4のいずれかに記載の保護回路。
- 前記第2のMOSトランジスタのゲート・ドレイン間に接続された前記抵抗と並列にダイオードを設けたことを特徴とする請求項1ないし5のいずれかに記載の保護回路。
- 前記第1の電源端子と前記第1の接地端子との間および前記第2の電源端子と前記第2の接地端子との間にそれぞれ接続された電源接地間保護素子を備えたことを特徴とする請求項1ないし6のいずれかに記載の保護回路。
- 前記第1の回路ブロックに電気的に接続された第1の入出力端子と前記第1の電源端子との間に接続され、前記第1の入出力端子と前記第1の電源端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の入出力端子と前記第1の電源端子との間を低インピーダンスで接続する入出力保護素子と、
前記第1の入出力端子と前記第1の接地端子との間に接続され、前記第1の入出力端子と前記第1の接地端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第1の入出力端子と前記第1の接地端子との間を低インピーダンスで接続する入出力保護素子と、
を備えたことを特徴とする請求項1ないし7のいずれかに記載の保護回路。 - 前記第2の回路ブロックに電気的に接続された第2の入出力端子と前記第2の電源端子との間に接続され、前記第2の入出力端子と前記第2の電源端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第2の入出力端子と前記第2の電源端子との間を低インピーダンスで接続する入出力保護素子と、
前記第2の入出力端子と前記第2の接地端子との間に接続され、前記第2の入出力端子と前記第2の接地端子との間に所定の値以上の電圧が加わったときインピーダンスが低下して、前記第2の入出力端子と前記第2の接地端子との間を低インピーダンスで接続する入出力保護素子と、
を備えたことを特徴とする請求項1ないし8のいずれかに記載の保護回路。 - 請求項1ないし9のいずれかに記載の保護回路を有する半導体集積回路。
- 前記第1の電源端子と前記第2の電源端子から供給される電源電位が互いに異なり、かつ前記第1の接地端子と前記第2の接地端子から供給される接地電位が互いに異なることを特徴とする請求項10に記載の半導体集積回路。
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