JP3902598B2 - 半導体回路装置 - Google Patents

Description

本発明は、信号線駆動回路を備えた半導体回路装置に関し、各回路ブロック間の信号転送を低電圧、小振幅、低消費電流、かつ高速に行う信号線駆動回路を備えた半導体回路装置に係わる。

近年の半導体回路装置の高集積化、大規模化、高速化などにより動作電流の増大、及びそれに伴う半導体回路装置の発熱が大きな問題になってきており、動作電流削減が大きな課題となっている。この課題の対策の一つとして、半導体回路装置に供給する外部電源電圧、または内部降圧電源電圧を低く下げて動作電流を削減しようとする動きもあるが、単純に電源電圧を下げると回路の動作速度が遅れるという大きな問題が発生する。

一般的な半導体回路装置は、回路ブロック、及び回路ブロック間に信号を伝達する信号線を含んで構成される。ＣＭＯＳプロセスで構成された一般的な半導体回路装置の例（第１従来例）を図１０に示す。回路ブロックは論理回路２０と信号線駆動回路２５とから構成される。論理回路２０は入力信号線１から入力された信号を論理演算し、出力信号をノード２に出力する。信号線駆動回路２５は、ＮＭＯＳトランジスタＱＮ１０及びＰＭＯＳトランジスタＱＰ１０から成るインバータでノード２から入力された信号をバッファリングして出力信号線１０に出力する。

論理回路２０及び信号線駆動回路２５には正の電源としてＶＣＣが供給され、負の電源として接地レベル（ＧＮＤ）が供給されている。ＶＣＣは、外部電源または内部降圧電源である。また出力信号線１０には配線容量ＣＬが付いている。なお本願の説明では単純化のために、回路ブロックへの入力信号は入力信号線１の１本、出力は出力信号線１０の１本の例として説明するが、回路ブロックに複数本の信号が入力され、また複数本の信号が出力される場合もある。また通常、論理回路の論理閾値レベルはＶＣＣとＧＮＤの中間点、すなわち１／２×ＶＣＣに設定される。

図１０の第１従来例の回路構成における動作電流は、主に回路ブロック内の各接続点（ノード）における容量の充放電、及び配線容量ＣＬの充放電で消費される。各節点及び出力信号線１０はＶＣＣとＧＮＤとで振幅するため、ＶＣＣを低い電圧にすることで各節点及び信号線の振幅電圧が小さくなり動作電流を削減できる。しかし単にＶＣＣを低い電圧にすると回路ブロックの動作速度が遅くなるという問題がある。この問題を対策する一つの方法として回路ブロックのＮＭＯＳ及びＰＭＯＳトランジスタのＶＴ値（閾値）を下げることで動作速度の遅れを抑えることができる。しかし各トランジスタのＶＴ値（閾値）を下げるとオフリーク電流が増大するので待機電流が増大するという新たな問題が生じる。

半導体回路装置の微細化により回路ブロックのサイズは小さくなっていく傾向にあり、その一方で大規模化により回路ブロック間を配線する信号線の長さは長くなる傾向にある。その結果図１０の回路構成での動作電流は、回路ブロック内の各ノード容量の充放電で消費する電流の割合が小さくなり、出力信号線１０の配線容量ＣＬの充放電での消費電流が動作電流の大きな割合を占めるようになっている。その様な理由から、特開平２−７４６６、特開平７−３０７６６１の先行文献で開示されているような、出力信号線のみを小さな電圧振幅で駆動して動作電流を削減し、回路ブロックは高い電圧で駆動して回路ブロックの動作速度は高速性を保つ、といういわゆる小振幅信号線駆動方式が提案されている。

図１１に第２従来例として、特開平７−３０７６６１の図１３にて開示されている小振幅信号線駆動回路を示す。図１０の信号線駆動回路２５に対し、信号線駆動回路２６のＰＭＯＳトランジスタＱＰ１１のソース節点が内部電源ＶＬに接続されている。内部電源ＶＬのレベルはＶＣＣよりも低いレベルである。出力信号線１１のＨｉｇｈ論理のレベルはＶＬとなるため信号線の振幅する電圧幅はＶＬと小さくなり、配線容量ＣＬの充放電による動作電流を小さくすることができる。また論理回路２０には図１０と同じくＶＣＣが供給されているので論理回路での演算の速度遅れは発生しない。

なお、このような出力信号線のみを小振幅で駆動する技術では、図１２に示す第３従来例のように回路ブロックの入力部にレベル変換回路が追加され、Ｌｏｗ論理レベルがＧＮＤ及びＨｉｇｈ論理レベルがＶＬの入力信号線１のレベルをＧＮＤとＶＣＣレベルの論理振幅に広げてから論理回路２０に取り込む構成となる。通常、レベル変換回路の論理閾値レベルは信号線振幅電圧の中間点、すなわち１／２×ＶＬに設定される。

図１１の小振幅信号線駆動方式の第２従来例においては、出力信号線１１をＬｏｗからＨｉｇｈレベルに駆動するときの駆動速度が大きく遅れるという問題点がある。図１３は図１０及び図１１の動作を示すタイミングチャート図で、出力信号線１０、１１は図１０、図１１の出力信号線の動作をそれぞれ示している。時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗに変化すると出力信号線１０及び１１はＧＮＤからＨｉｇｈ論理であるＶＣＣ及びＶＬレベルにそれぞれ変化する。時刻ＴＡは出力信号線１０がそれを受ける回路の論理閾値、すなわち１／２×ＶＣＣに達するタイミングであり、また時刻ＴＢは出力信号線１１がそれを受ける回路の論理閾値、すなわち１／２×ＶＬに達するタイミングである。よって（ＴＡ―Ｔ１）、（ＴＢ―Ｔ１）はそれぞれ信号転送遅れであるが、ＴＢはＴＡよりも大きく遅れており、それは半導体回路装置の動作速度が遅れることを示している。

その理由は、図１０の回路図においてＰＭＯＳトランジスタＱＰ１０のソース節点がＶＣＣに接続されているためＰＭＯＳトランジスタＱＰ１０がオンするときに、ＰＭＯＳトランジスタＱＰ１０のゲートはＧＮＤレベルでありゲートとソースの電位差ＶＧＳがＶＣＣであるのに対し、図１１の回路ではＰＭＯＳトランジスタＱＰ１１のＶＧＳがＶＬと小さくなるためＰＭＯＳトランジスタＱＰ１１のオン電流が小さく、出力信号線の配線容量ＣＬを充電するのに時間がかかるためである。

一方、時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈに変化すると出力信号線１０及び出力信号線１１はそれぞれＶＣＣ及びＶＬからＧＮＤに変化するが、この時は図１０、図１１の回路構成ともにＮＭＯＳトランジスタＱＮ１０、ＱＮ１１のＶＧＳはＶＣＣレベルとなりＮＭＯＳトランジスタＱＮ１０とＱＮ１１のオン電流は同等であり、信号転送速度は時刻ＴＣで示したように図１０、図１１でほぼ同等になる。

図１４は、図１１における出力信号線１１がＬｏｗ論理からＨｉｇｈ論理に変化するときにＰＭＯＳトランジスタＱＰ１１のＶＧＳを大きくすることで信号転送速度の遅れを小さくする第４従来例の回路であり、また図１５は図１４の動作を示すタイミングチャート図である。

図１４の回路構成について説明する。論理回路２０は図１１と同じである。信号線駆動回路２８は、ノード２がゲートに入力されＧＮＤがソースに接続され出力信号線１３がドレインに接続されたＮＭＯＳトランジスタＱＮ１２と、ノード２がゲートに入力されノード１５がソースに接続され出力信号線１３がドレインに接続されたＰＭＯＳトランジスタＱＰ１２と、ノード２を入力としノード２Ｄに出力するディレー回路ＤＥＬＡＹ１と、ノード２Ｄがゲートに接続され内部電源ＶＬがソースに接続されノード１５がドレインに接続されたＰＭＯＳトランジスタＱＰ１３と、ノード２Ｄを入力としノード１４に出力するインバータ回路ＩＮＶ２と、ノード１４がゲートに接続され電源ＶＣＣがソースに接続されノード１５がドレインに接続されたＰＭＯＳトランジスタＱＰ１４と、で構成されている。なお、ＤＥＬＡＹ１及びＩＮＶ２の電源にはＶＣＣが供給され（図示せず）、従ってノード２Ｄ及びノード１４のＨｉｇｈ論理のレベルはＶＣＣである。

この回路の動作を、図１５を使って説明する。時刻Ｔ１より前の期間ノード２がＨｉｇｈになっており、この期間においてノード２ＤはＨｉｇｈ、ノード１４はＬｏｗになっているのでＰＭＯＳトランジスタＱＰ１３はオフ、ＰＭＯＳトランジスタＱＰ１４はオンしておりノード１５はＶＣＣレベルになっている。

時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗの論理に変化しているが、ノード２Ｄ、及びノード１４はＴ１よりもＤＥＬＡＹ１の遅延時間遅れた時刻Ｔ１ＤのタイミングでＨｉｇｈからＬｏｗ、及びＬｏｗからＨｉｇｈへそれぞれ変化する。従ってＴ１からＴ１Ｄの期間ではＰＭＯＳトランジスタＱＰ１３はオフ、ＰＭＯＳトランジスタＱＰ１４はオンしているのでノード１５にはＶＣＣが供給され、またＮＭＯＳトランジスタＱＮ１２はオフしＰＭＯＳトランジスタＱＰ１２がオンするが、ＰＭＯＳトランジスタＱＰ１２のＶＧＳはほぼＶＣＣとなってＰＭＯＳトランジスタＱＰ１２は大きなオン電流となる。このため出力信号線１３はＧＮＤからＨｉｇｈ論理側へ高速に変化する。

Ｔ１Ｄ以後の期間ではＰＭＯＳトランジスタＱＰ１３がオン、ＰＭＯＳトランジスタＱＰ１４がオフするため、ノード１５にはＶＬレベルが供給されて、出力信号線１３はＶＬレベルとなる。なおＴ１Ｄのタイミング、すなわちＤＥＬＡＹ１の遅延時間は出力信号線１３がＶＬレベルまで達する時間に設定される。

時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈの論理に変化している。このときＮＭＯＳトランジスタＱＮ１２はオン、ＰＭＯＳトランジスタＱＰ１２はオフするが、ＮＭＯＳトランジスタＱＮ１２のＶＧＳはＶＣＣとなるため大きなオン電流が得られ信号線は高速にＶＬからＧＮＤに変化する。

時刻Ｔ２よりもＤＥＬＡＹ１の遅延時間だけ遅れたＴ２Ｄのタイミングでノード２ＤはＬｏｗからＨｉｇｈにノード１４はＨｉｇｈからＬｏｗに変化して、ＰＭＯＳトランジスタＱＰ１３がオフ、ＰＭＯＳトランジスタＱＰ１４がオンするのでノード１５はＶＣＣレベルになる。

特開平０２−００７４６６号公報 特開平０７−３０７６６１号公報

このように図１４の回路構成にすることで図１１の回路構成に対して出力信号線を高速にＧＮＤからＶＬに駆動することができる。しかし、以下の問題点がある。

第１の問題点は、時刻Ｔ１からＴ１Ｄの期間に信号線をＧＮＤからＨｉｇｈ論理側に高速に変化させるためにはＰＭＯＳトランジスタＱＰ１２のＶＧＳを大きくとる必要があるので、ノード１５をＶＣＣ近くの高いレベルに保つ必要がある。そのためにはＰＭＯＳトランジスタＱＰ１４のオン電流の能力をＰＭＯＳトランジスタＱＰ１２よりも十分大きくする必要がある。これはＰＭＯＳトランジスタＱＰ１４のトランジスタサイズをＰＭＯＳトランジスタＱＰ１２に比べ十分大きくすることになり、ＰＭＯＳトランジスタＱＰ１４のゲート容量の充放電に大きな動作電流が生じることになる。もともと動作電流を減らすために信号線の小振幅を行っているが、その効果が小さくなる。

第２の問題点は、ＤＥＬＡＹ１の遅延時間の設定が困難であることが上げられる。特にトランジスタのプロセス変動や温度変動で、ＤＥＬＡＹ１の遅延時間やＰＭＯＳトランジスタＱＰ１２のオン電流などが変化するため、全ての変動条件で信号線がＧＮＤからＨｉｇｈ論理側に変化するときにＶＬレベルまで丁度達したタイミングにＤＥＬＡＹ１の遅延時間を設定するのは不可能であり、トランジスタのプロセス変動や温度変動によっては信号線レベルにＶＬから誤差が生じる。

第３の問題点は、時刻Ｔ１Ｄのタイミングでの信号線レベルはＶＬから誤差が生じた場合にＴ１Ｄ以後なるべく早く出力信号線１３をＶＬレベルにするためには、ＰＭＯＳトランジスタＱＰ１３のトランジスタサイズを十分大きくする必要があり、ＰＭＯＳトランジスタＱＰ１３のゲート容量が大きくなって、その充放電のために動作電流が大きい。

本発明の目的は信号線駆動回路を備えた半導体回路装置において、従来の回路の問題点を解決し、各回路ブロック間のデータ転送を、高速かつ低待機電流で、さらに小さな動作電流で行う信号線駆動回路を備えた半導体回路装置を提供することにある。

本願発明の半導体回路装置は、正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位よりも低い第２の電位が供給され、負の電源に前記接地電位が供給され、前記論理回路で使われるＰＭＯＳトランジスタよりも低い閾値（絶対値）を有し、そのソースには前記第２の電位、ゲートには前記論理回路の出力が入力されるＰＭＯＳトランジスタと、前記論理回路で使われるＮＭＯＳトランジスタと同等である通常閾値のＮＭＯＳトランジスタとを含んで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする。

本願発明の半導体回路装置は、正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位が供給され、負の電源に前記接地電位よりも高い第３の電位が供給され、前記論理回路で使われるＮＭＯＳトランジスタよりも低い閾値を有し、そのソースには前記第３の電位、ゲートには前記論理回路の出力が入力されるＮＭＯＳトランジスタと、前記論理回路で使われるＰＭＯＳトランジスタと同等の閾値のＰＭＯＳトランジスタとを含んで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする。

本願発明の半導体回路装置は、正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位よりも低い第４の電位が供給され、負の電源に前記接地電位よりも高い第５の電位が供給され、前記論理回路で使われるＰＭＯＳトランジスタよりも低い閾値（絶対値）を有し、そのソースには前記第４の電位、ゲートには前記論理回路の出力が入力されるＰＭＯＳトランジスタ及び、前記論理回路で使われるＮＭＯＳトランジスタよりも低い閾値を有し、そのソースには前記第５の電位、ゲートには前記論理回路の出力が入力されるＮＭＯＳトランジスタで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする。

本願発明の半導体回路装置は、前記第１の電位と前記第２または第４の電位との電位差は、前記通常閾値と低閾値との電位差の１倍から１０倍の範囲であることが好ましい。また、前記接地電位と前記第３または第５の電位との電位差は、前記通常閾値と低閾値との電位差の１倍から１０倍の範囲であることが好ましい。

本願発明の半導体回路装置は、正の電源に第１の電位が供給され負の電源に接地電位が供給された論理回路と、正の電源に前記第１の電位と前記第１の電位よりも低い第２の電位とが供給され、前記第１の電位と第１の節点との間に第１のスイッチ素子が配置され、前記第２の電位と前記第１の節点との間に第２のスイッチ素子が配置され、前記第１のスイッチ素子と前記第２のスイッチ素子のオン−オフは相補の関係で制御され、前記第１の節点に容量素子が接続され、前記第１の節点と信号線との間にＰＭＯＳトランジスタが配置され、前記信号線と接地電位との間にＮＭＯＳトランジスタが配置され、前記ＰＭＯＳトランジスタがオンし前記ＮＭＯＳトランジスタがオフする期間に前記第１のスイッチ素子はオフ前記第２のスイッチ素子はオンし、前記ＰＭＯＳトランジスタがオフし前記ＮＭＯＳトランジスタがオンする期間に前記第１のスイッチ素子はオン前記第２のスイッチ素子はオフするように制御され、前記論理回路の出力をバッファリングして前記信号線に出力する信号線駆動回路と、を含んで構成されることを特徴とする。

本願発明の半導体回路装置は、前記容量素子の容量値は、前記第２の電位を、前記第１電位と第２の電位の電位差で割った値を前記信号線の配線容量値に掛け合わせた値に設定されることがこのましい。

本願発明の第１の効果は、半導体回路装置の信号線駆動線回路において、小振幅、高速に信号線を駆動できる点にある。その理由は、信号線駆動回路に低ＶＴのトランジスタを用いることで、オフ電流が十分小さく、かつオン電流を大きく取れるためである。

第２の効果は、信号線駆動線回路において、待機電流を小さくできる点にある。その理由は、信号線駆動回路に用いた低ＶＴのトランジスタのＶＧＳを負の電位にすることでオフリーク電流を低減できるためである。

第３の効果は、信号線駆動回路において、小さな動作電流で信号線を駆動できる点にある。その理由は信号線を駆動するトランジスタのソース節点制御のトランジスタサイズを十分小さくでき、その制御電流を小さく抑えることができるためである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は発明の第１実施例を示す回路図で、論理回路２０と信号線駆動回路２１とを含むＣＭＯＳ回路で構成される。論理回路２０は電源電圧ＶＣＣと接地電圧ＧＮＤ間に設けられ、通常閾値（ＶＴ）を有するトランジスタで構成されたＣＭＯＳ論理回路であり、入力信号線１から入力された信号を論理演算し、出力信号としてＨｉｇｈレベルＶＣＣ、ＬｏｗレベルＧＮＤをノード２に出力する。

信号線駆動回路２１は、ソースを負の電源である接地電位に、ゲートをノード２に、ドレインを出力信号線３に接続されたＮＭＯＳトランジスタＱＮ１と、ソースを正の電源である内部電源ＶＬに、ゲートをノード２に、ドレインを出力信号線３に接続されたＰＭＯＳトランジスタＱＰ１と、を備えたＣＭＯＳインバータであり、ノード２から入力された信号をバッファリングして出力信号線３に出力する。内部電源ＶＬは電源ＶＣＣより低く、接地電源よりも高い電圧である。ＮＭＯＳトランジスタＱＮ１は出力Ｌｏｗレベルを規定するトランジスタであり、ＰＭＯＳトランジスタＱＰ１は出力Ｈｉｇｈレベルを規定するトランジスタであり、それぞれのソース電位を出力とする。

図１１のＰＭＯＳトランジスタＱＰ１１に対し、絶対値として低いＶＴのＰＭＯＳトランジスタＱＰ１に置き換えた回路構成になっている。出力信号線３のＨｉｇｈ論理のレベルはＶＬであり、またＬｏｗ論理のレベルはＧＮＤであって、信号線の振幅はＶＬの小振幅となる。以下、ＣＭＯＳ回路の電源に関して高い電源電圧を有する場合を正の電源、低い電源電圧を負の電源と呼ぶことがある。信号線駆動回路２１においては正の電源ＶＬ、負の電源電圧ＧＮＤであり、論理回路２０では正の電源ＶＣＣ，負の電源ＧＮＤである。

図５にそのタイミングチャートを示す。時刻Ｔ１のタイミングよりも前の期間でノード２はＨｉｇｈ論理でありＰＭＯＳトランジスタＱＰ１はオフ、ＮＭＯＳトランジスタＱＮ１はオンしている。論理回路２０の正の電源はＶＣＣにつながっているためこの期間ノード２はＶＣＣレベルである。また、内部電源ＶＬはＶＣＣよりも低いレベルであるため、低ＶＴのＰＭＯＳトランジスタＱＰ１のゲートレベルはＶＣＣ、ソースレベルはＶＬであるため、ＰＭＯＳトランジスタＱＰ１に低ＶＴトランジスタを使っているにも関わらず、オフリーク電流を極めて小さくすることができるという特徴がある。

図５で時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗの論理に変化すると図１のＮＭＯＳトランジスタＱＮ１がオフしＰＭＯＳトランジスタＱＰ１がオンするが、低ＶＴのＰＭＯＳトランジスタＱＰ１のオン電流は図９のＩＢ２と大きな電流を流し、出力信号線３は高速にＧＮＤからＶＬレベルに変化するので、信号転送速度は高速である。一方、図１１の従来回路ではＰＭＯＳトランジスタＱＰ１に通常ＶＴを使った場合のオン電流はＩＡ１であり、小さな電流しか流せないので信号線のＧＮＤからＶＬレベルへの信号転送速度は遅くなる（図１３の出力信号線１１）。

図５の時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈの論理に変化すると図１のＮＭＯＳトランジスタＱＮ１がオンしＰＭＯＳトランジスタＱＰ１がオフするが、ＮＭＯＳトランジスタＱＮ１のＶＧＳはＶＣＣであるので十分大きなオン電流の能力が得られており信号転送速度は高速である。本実施例ではＰＭＯＳトランジスタＱＰ１を低ＶＴトランジスタとすることで、高速で、小振幅（ＶＬ）の駆動回路が得られる。

以下これらの回路のオフリーク電流につき説明する。図９はＭＯＳトランジスタの特性を示したグラフである。横軸ＶＧＳはゲートレベルとソースレベルの差電位である。ＰＭＯＳトランジスタの場合はソースレベルがゲートレベルよりも低い場合がグラフ横軸の負のＶＧＳを示している。また、ＮＭＯＳトランジスタの場合はゲートレベルがソースレベルよりも低い場合が負のＶＧＳである。縦軸Ｌｏｇ（ＩＤＳ）はドレイン、ソース間に流れる電流の絶対値を対数軸で表示している。曲線Ａは通常ＶＴのＭＯＳトランジスタ特性である。また、曲線Ｂは低ＶＴのＭＯＳトランジスタの特性であって、例として通常ＶＴよりも０．５Ｖ、ＶＴ値を下げた低ＶＴのＭＯＳトランジスタを示している。その場合図示したように低ＶＴの特性Ｂは、通常ＶＴの特性Ａを左側に０．５Ｖ平行移動した特性になる。通常ＶＴと低ＶＴとは絶対値としての関係を示すものであり、たとえばＰＭＯＳトランジスタのＶＴの場合、−１．０ＶのＶＴを通常ＶＴ、−０．５Ｖを低ＶＴとする。

ここで、図１０の従来回路において電源電圧とＭＯＳトランジスタのＶＴとそのリーク電流との関係を考えてみる。一般的には電源電圧とＭＯＳトランジスタの大小関係は相関があり、電源電圧が高いとき通常ＶＴとすれば電源電圧が低いときは低ＶＴが採用されている。今、ケース１（電源電圧２．０Ｖ、通常ＶＴ）及びケース２（電源電圧１．０Ｖ，低ＶＴ）とし、低ＶＴは通常ＶＴより０．５Ｖ低いＶＴとする。

ケース１において、ノード２がＨｉｇｈレベルであるとき、ＰＭＯＳトランジスタＱＰ１０のゲートとソース電圧はともに電源電圧２．０ＶでＶＧＳ＝０Ｖであり、図９においてオフリーク電流は通常ＶＴの曲線Ａの０Ｖとの交点であるＩＡ０となる。ノード２がＬｏｗレベルであるときは、ＮＭＯＳトランジスタＱＮ１０のゲートとソース電圧はともに電源電圧０ＶでＶＧＳ＝０Ｖであり、図９においてオフリーク電流は通常ＶＴの曲線Ａの０Ｖとの交点であるＩＡ０であり、オフリーク電流はともにＩＡ０となる。

ケース２においては、ノード２がＨｉｇｈレベルであるとき、ＰＭＯＳトランジスタＱＰ１０のゲートとソース電圧はともに電源電圧１．０ＶでＶＧＳ＝０Ｖであり、図９においてオフリーク電流は低ＶＴの曲線Ｂの０Ｖとの交点であるＩＢ１となる。ノード２がＬｏｗレベルであるときは、ＮＭＯＳトランジスタＱＮ１０のゲートとソース電圧はともに電源電圧０ＶでＶＧＳ＝０Ｖであり、図９においてオフリーク電流は低ＶＴの曲線Ｂの０Ｖとの交点であるＩＢ１であり、従ってケース２の場合のオフリーク電流はともにＩＢ１となり、大きなオフリーク電流が流れ、これは回路が動作していないときに流れる待機電流として、大きな待機電流となり、消費電力の無駄が発生してしまう。

これに対して、図１の本実施例においては、電源電圧ＶＣＣ＝２．０Ｖ、ＶＬ＝１，０Ｖで、ノード２がＨｉｇｈレベルの場合、低ＶＴのＰＭＯＳトランジスタＱＰ１のゲート電圧は２，０Ｖ、ソース電圧は１．０Ｖであり、ＶＧＳ＝―１．０Ｖであり、オフリーク電流は低ＶＴの曲線Ｂのー１．０Ｖとの交点であるＩＢ０となる。したがってオフリーク電流を比較するとケース２（ＩＢ１）＞＞ケース１（ＩＡ０）＞＞第１実施例（ＩＢ０）となり、低ＶＴのトランジスタを使用して本実施例において極めて小さいオフリーク電流が得られる。ノード２がＬｏｗレベルの場合は、通常ＶＴのＮＭＯＳトランジスタＱＮ１のゲート電圧、ソース電圧とも０Ｖであり、ＶＧＳ＝０Ｖであり、オフリーク電流は通常曲線Ａの０Ｖとの交点であるＩＡ０となる。したがってオフリーク電流はケース１と同じレベルとなる。

本実施例１においては、ＰＭＯＳトランジスタＱＰ１のオフリーク電流は通常ＶＴを使用した場合よりも小さく、ＮＭＯＳトランジスタＱＮ１のオフリーク電流は通常ＶＴを使用した場合同等の電流となる。低ＶＴのＰＭＯＳトランジスタを使用しながら、通常ＶＴを使用した場合と同等以上のリーク電流が得られる。

本実施例では、電源電圧ＶＣＣ＝２．０Ｖ、ＶＬ＝１，０Ｖ、低ＶＴとして０．５Ｖ低いＰＭＯＳトランジスタＱＰ１を実施例とした。ここで電源電圧の低下量ΔＶＣＣ＝（ＶＣＣ−ＶＬ）と、トランジスタの低下量ΔＶＴ＝（通常ＶＴ−低ＶＴ）との関係を考えると、リーク電流を通常ＶＴ使用時と同等以上のレベルとするためには、図９からΔＶＣＣ≧ΔＶＴであればよい。上限は生産プロセスの関係から１０倍程度が好ましい。従って、１０ΔＶＴ≧ΔＶＣＣ≧ΔＶＴの相関関係を有することが好ましい。

このように論理回路には通常電源電圧のＣＭＯＳ論理回路を使用し、信号線駆動回路の電源電圧を低く、ＰＭＯＳトランジスタに低ＶＴとすることで、信号振幅を小振幅とし、動作電流削減の効果を得ながら、小さな待機電流及び高速な信号転送速度を実現できる信号線駆動回路を備えた半導体回路装置が得られる。

図２は発明の第２の実施形態を示す回路図の例であり、図６はその動作を示すタイミングチャート図である。第２の実施形態の信号線駆動回路２２は、ソースを内部電源ＶＬ１に、ゲートをノード２に、ドレインを出力信号線４に接続されたＮＭＯＳトランジスタＱＮ２と、ソースを電源ＶＣＣに、ゲートをノード２に、ドレインを出力信号線４に接続されたＰＭＯＳトランジスタＱＰ２と、から構成されたインバータであり、ノード２から入力された信号をバッファリングして出力信号線４に出力する。ＮＭＯＳトランジスタＱＮ２は出力Ｌｏｗレベルを規定するトランジスタであり、ＰＭＯＳトランジスタＱＰ２は出力Ｈｉｇｈレベルを規定するトランジスタである。論理回路２０は図１等と同じである。内部電源ＶＬ１レベルはＧＮＤよりも高い電圧、電源電圧ＶＣＣよりも低い電圧である。またＮＭＯＳトランジスタＱＮ２は低ＶＴトランジスタとなっている。信号線のＨｉｇｈ論理のレベルはＶＣＣであり、またＬｏｗ論理のレベルはＶＬ１であって、信号線の振幅は（ＶＣＣ−ＶＬ１）の小振幅となる。

時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗの論理に変化するとＮＭＯＳトランジスタＱＮ２がオフしＰＭＯＳトランジスタＱＰ２がオンするが、このときＰＭＯＳトランジスタＱＰ２のＶＧＳはＶＣＣであるので十分大きなオン電流の能力が得られており信号転送速度は高速である。また、ノード２がＬｏｗ論理の期間ＮＭＯＳトランジスタＱＮ２のＶＧＳは（ＧＮＤ−ＶＬ１）で負の電圧となりオフリーク電流は非常に小さく、小さな待機電流となる。

時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈの論理に変化するとＮＭＯＳトランジスタＱＮ２がオンし、ＰＭＯＳトランジスタＱＰ２がオフする。このときＮＭＯＳトランジスタＱＮ１のゲートレベルはＶＣＣ、ソースレベルはＶＬ１とＶＧＳは小さな電圧であるがＮＭＯＳトランジスタＱＮ２が低ＶＴであるため十分大きなオン電流が得られ、信号線は高速にＶＣＣからＶＬに変化する。

本実施例において、負の電源電圧の変化分ΔＧＮＤ＝（ＶＬ１―ＧＮＤ）と、トランジスタの変化分ΔＶＴ＝（通常ＶＴ−低ＶＴ）との関係を考えると、リーク電流を通常ＶＴ使用時と同等以上のレベルとするためには、図９からΔＧＮＤ≧ΔＶＴであればよい。上限は生産プロセスの関係から１０倍程度が好ましい。従って、１０ΔＶＴ≧ΔＧＮＤ≧ΔＶＴの相関関係を有することが好ましい。

このように論理回路には通常電源電圧のＣＭＯＳ論理回路を使用し、信号線駆動回路の負の電源電圧を高く、ＮＭＯＳトランジスタに低ＶＴとすることで、信号振幅を小振幅とし、動作電流削減の効果を得ながら、小さな待機電流及び高速な信号転送速度を実現できる信号線駆動回路を備えた半導体回路装置が得られる。

図３は発明の第３の実施例を示す回路図の例であり、図７はその動作を示すタイミングチャート図である。第３の実施例は論理回路２０と、信号線駆動回路２３から構成される。信号線駆動回路２３は、ソースを内部電源ＶＬ２に、ゲートをノード２に、ドレインを出力信号線５に接続されたＮＭＯＳトランジスタＱＮ３と、ソースを内部電源ＶＬ３に、ゲートをノード２に、ドレインを出力信号線５に接続されたＰＭＯＳトランジスタＱＰ３と、から構成されたインバータであり、ノード２から入力された信号をバッファリングして出力信号線５に出力する。ＮＭＯＳトランジスタＱＮ３は出力Ｌｏｗレベルを規定するトランジスタであり、ＰＭＯＳトランジスタＱＰ３は出力Ｈｉｇｈレベルを規定するトランジスタである。論理回路２０は図１等と同じである。

信号線駆動回路２３の正の電源にはＶＬ３が、負の電源にはＶＬ２が供給されている（以下、回路に供給される電源において、高い電圧値を有する電源を正の電源、低い電圧値を有する電源を負の電源と記す）。ここでＶＬ３レベルはＶＣＣよりも低い電圧であり、ＶＬ２レベルはＧＮＤよりも高い電圧であって、また、ＶＬ３はＶＬ２よりも高い電圧である。ＮＭＯＳトランジスタＱＮ３、及びＰＭＯＳトランジスタＱＰ３はともに低ＶＴとなっている。出力信号線５のＨｉｇｈ論理のレベルはＶＬ３に、またＬｏｗ論理のレベルはＶＬ２になり、出力信号線は（ＶＬ３−ＶＬ２）の小振幅となる。

時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗの論理に変化するとＮＭＯＳトランジスタＱＮ３がオフしＰＭＯＳトランジスタＱＰ３がオンするが、このときＰＭＯＳトランジスタＱＰ３のＶＧＳはＶＬ３であり小さな電圧であるがＰＭＯＳトランジスタＱＰ３が低ＶＴであるため十分大きなオン電流が得られ、出力信号線５は高速にＶＬ２からＶＬ３に変化する。また、ノード２がＬｏｗ論理の期間ＮＭＯＳトランジスタＱＮ３はＶＧＳが（ＧＮＤ−ＶＬ２）で負の電圧となりオフリーク電流は非常に小さく、小さな待機電流となる。

時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈの論理に変化するとＰＭＯＳトランジスタＱＰ３がオフしＮＭＯＳトランジスタＱＮ３がオンするが、このときＮＭＯＳトランジスタＱＮ３のゲートレベルはＶＣＣ、ソースレベルはＶＬ２でＶＧＳは（ＶＣＣ−ＶＬ２）であり小さな電圧であるがＮＭＯＳトランジスタＱＮ３が低ＶＴであるため十分大きなオン電流が得られ、出力信号線５は高速にＶＬ３からＶＬ２に変化する。また、ノード２がＨｉｇｈ論理の期間ＰＭＯＳトランジスタＱＰ３のＶＧＳは（ＶＬ３−ＶＣＣ）で負の電圧となりオフリーク電流は非常に小さく、小さな待機電流となる。

本実施例において、電源電圧の変化量はΔＶＣＣ＋ΔＧＮＤ＝（ＶＣＣ−ＶＬ３）＋｜（ＧＮＤ−ＶＬ２）｜となり、トランジスタの低下量ΔＶＴ＝（通常ＶＴ−低ＶＴ）との関係を考えると、リーク電流を通常ＶＴ使用時と同じレベルとするためには、それぞれの電源電圧の変化量が、ΔＶＣＣ及びΔＧＮＤ≧ΔＶＴであればよい。それぞれの関係を第１、第２実施例の関係を同様とすればよい。

このように論理回路には通常電源電圧のＣＭＯＳ論理回路を使用し、信号線駆動回路の正の電源を低く、かつ負の電源電圧を高く、ＰＭＯＳ及びＮＭＯＳトランジスタを低ＶＴとすることで、信号振幅を小振幅とし、動作電流削減の効果を得ながら、小さな待機電流及び高速な信号転送速度を実現できる信号線駆動回路を備えた半導体回路装置が得られる。

また、図１、図２、図３の実施例で示した本発明の信号線駆動回路では、入力信号がノード２の１本で、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがそれぞれ１つずつのインバータに類似した回路構成を例に説明を行ったが、本発明は入力信号が複数本でＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがそれぞれ複数の回路構成からなる、例えばＮＡＮＤ構成のような信号線駆動回路においても応用できる。すなわち図１のように信号線駆動回路の正の電源をＶＣＣよりも低いＶＬを使った例の場合は、信号線駆動回路の複数のＰＭＯＳトランジスタを低ＶＴとする構成である。この場合も同じ効果が得られる。

図４は発明の第４の実施形態を示す回路図の例であり、図８はその動作を示すタイミングチャート図である。

図４の回路構成について説明する。論理回路２０は図１と同じである。信号線駆動回路２４は、ノード２がゲートに入力されＧＮＤがソースに接続され出力信号線６がドレインに接続されたＮＭＯＳトランジスタＱＮ４と、ノード２がゲートに入力されノード８がソースに接続され出力信号線６がドレインに接続されたＰＭＯＳトランジスタＱＰ４と、ノード２がゲートに接続され内部電源ＶＬがソースに接続されノード８がドレインに接続されたＰＭＯＳトランジスタＱＰ５と、ノード２が入力されノード７を出力するインバータ回路ＩＮＶ１と、ノード７がゲートに接続されＶＣＣがソースに接続されノード８がドレインに接続されたＰＭＯＳトランジスタＱＰ６と、ノード８とＧＮＤとの間に配置された容量素子Ｃ１とで構成されている。内部電源ＶＬは電源ＶＣＣよりも低く、接地電圧より高い電圧である。

なお、ＩＮＶ１の電源にはＶＣＣが供給され（図示せず）、従ってノード７のＨｉｇｈの論理レベルはＶＣＣである。出力信号線６のＨｉｇｈ論理のレベルはＶＬであり、またＬｏｗ論理のレベルはＧＮＤであって、信号線の振幅はＶＬの小振幅となる。ＮＭＯＳトランジスタＱＮ４は出力Ｌｏｗレベルを規定するトランジスタであり、ＰＭＯＳトランジスタＱＰ４は出力Ｈｉｇｈレベルを規定するトランジスタである。また、ＰＭＯＳトランジスタＱＰ５及びＱＰ６のトランジスタサイズは十分小さなサイズとし、またＣ１の容量値は配線容量値ＣＬ及び電圧ＶＣＣ、ＶＬのレベルに従って、
Ｃ１＝ＣＬ×ＶＬ／（ＶＣＣ−ＶＬ） ・・・（式１）の値に設定する。

この回路の動作を、図８を使って説明する。時刻Ｔ１より前の期間ノード２がＨｉｇｈになっており、従ってこの期間のノード７はＬｏｗになっている。ＰＭＯＳトランジスタＱＰ５はオフ、ＰＭＯＳトランジスタＱＰ６はオンしており容量素子Ｃ１の一方の電極であるノード８はＶＣＣレベルに充電されている。

時刻Ｔ１のタイミングでノード２がＨｉｇｈからＬｏｗの論理に変化しており、従ってこのタイミングでＰＭＯＳトランジスタＱＰ５はオン、ＰＭＯＳトランジスタＱＰ６はオフしてノード８にＶＬを供給しようとするがＰＭＯＳトランジスタＱＰ５のトランジスタサイズが十分小さいのでＣ１に蓄えられたＶＣＣレベルの電荷を高速にＶＬレベルに変化させることはない。一方ＮＭＯＳトランジスタＱＮ４はオフしＰＭＯＳトランジスタＱＰ４がオンして信号線はＧＮＤからＨｉｇｈ側に変化するが、このときノード８に接続されたＣ１に蓄えられていたＶＣＣレベルの電荷がＰＭＯＳトランジスタＱＰ４を通って出力信号線６に供給される。

従ってＴ１直後ではノード８はＶＣＣ付近の高いレベルになっているためＰＭＯＳトランジスタＱＰ１のＶＧＳはＶＣＣ近くの大きな電圧がかかる。特に信号線が、それを受ける回路の論理閾値レベルである１／２×ＶＬに達する時刻ＴＡまでの期間では、ノード８のレベルすなわちＰＭＯＳトランジスタＱＰ４のソースレベルはＶＬよりも十分高いレベルになっているので、ＰＭＯＳトランジスタＱＰ４のＶＧＳは大きく、大きな電流の能力で出力信号線６を高速にＧＮＤからＨｉｇｈ論理側に変化させることができ、信号転送速度を高速にできる。

ＴＡよりも後の期間はＣ１に蓄えられていた電荷の多くが信号線に出力され、ノード８のレベルはＶＬ近くの低いレベルまで下がってくるのでＰＭＯＳトランジスタＱＰ４のＶＧＳが小さくなって信号線のＨｉｇｈ側への変化速度が低下するが、既に信号線を受ける回路の論理閾値レベルを超えており信号転送速度の低下にはあまりつながらない。この後暫くすると、Ｃ１の容量値が式１となっているためＣ１とＣＬの電荷再配分で信号線及びノード８のレベルはほぼＶＬとなる。そのとき信号線レベルがＶＬから少しずれていたとしてもトランジスタサイズの小さいＰＭＯＳトランジスタＱＰ５がオンしており小さい電流の能力でノード８をＶＬレベルに駆動するため、最終的にはノード８及び出力信号線６は正確にＶＬレベルになる。

時刻Ｔ２のタイミングでノード２がＬｏｗからＨｉｇｈの論理に変化している。このときＮＭＯＳトランジスタＱＮ４はオン、ＰＭＯＳトランジスタＱＰ４はオフするが、ＮＭＯＳトランジスタＱＮ４のＶＧＳはＶＣＣとなるため大きなオン電流が得られ信号線は高速にＶＬからＧＮＤに変化する。また、ＰＭＯＳトランジスタＱＰ５がオフし、ＰＭＯＳトランジスタＱＰ６がオンするためノード８のレベルはＶＣＣレベルに変化する。このとき、次にノード２がＬｏｗになるまでにノード８レベルをＶＣＣに充電しておけばいいので、信号線の動作周期等に合わせＰＭＯＳトランジスタＱＰ６のトランジスタサイズは小さくできる。

なお、容量素子Ｃ１は、例えば半導体基板上のＰウェルとゲートを電極とし、ゲート酸化膜を誘電膜として形成するようにすれば、その容量値はトランジスタのプロセス変動や温度変動の影響をほとんど受けなくなる。

図４の特徴を図１４の一般的な回路構成と比較すると、図１４ではＰＭＯＳトランジスタＱＰ１４及びＱＰ１３のトランジスタサイズを大きくする必要がありそのゲート容量充放電のために大きな動作電流が生じていたが、図４ではＰＭＯＳトランジスタＱＰ６及びＱＰ５のトランジスタサイズを十分小さくでき、そのゲート容量充放電は小さな動作電流で済む。また、図１４では信号線がＨｉｇｈ論理に変化した直後の信号線レベルがトランジスタのプロセス変動や温度変動によってＶＬから変動してしまうが、図４では信号線のＨｉｇｈ論理に変化した直後のレベルはトランジスタのプロセス変動や温度変動の影響をほとんど受けない、という効果がある。

このように図４の回路構成とすることでも、信号振幅を小振幅とし、動作電流削減の効果を得ながら、小さな待機電流及び高速な信号転送速度を実現できる信号線駆動回路備えた半導体回路装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の第１実施例を示す回路図である。 本発明の第２実施例を示す回路図である。 本発明の第３実施例を示す回路図である。 本発明の第４実施例を示す回路図である。 第１実施例の動作を示すタイミングチャート図である。 第２実施例の動作を示すタイミングチャート図である。 第３実施例の動作を示すタイミングチャート図である。 第４実施例の動作を示すタイミングチャート図である。 ＭＯＳトランジスタの特性を示すグラフである。 第１の従来例の回路図である。 第２の従来例の回路図である。 第３の従来例の回路図である。 第１、第２従来例の動作を示すタイミングチャート図である。 第４の従来例の回路図である。 第４の従来例の動作を示すタイミングチャート図である。

符号の説明

１・・・入力信号線
３〜６、１０〜１３・・・出力信号線
２，２Ｄ，７，８，１４，１５・・・ノード
２０・・・論理回路
２１〜２８・・・信号線駆動回路
ＱＮ１〜ＱＮ４、ＱＮ１０〜ＱＮ１２・・・ＮＭＯＳトランジスタ
ＱＰ１〜ＱＰ６、ＱＰ１０〜ＱＰ１４・・・ＰＭＯＳトランジスタ
Ｃ１・・・容量素子
ＣＬ・・・配線容量
ＩＮＶ１、ＩＮＶ２・・・インバータ回路
ＤＥＬＡＹ１・・・ディレー回路

Claims (7)

1. 正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位よりも低い第２の電位が供給され、負の電源に前記接地電位が供給され、前記論理回路で使われるＰＭＯＳトランジスタよりも低い閾値（絶対値）を有し、そのソースには前記第２の電位、ゲートには前記論理回路の出力が入力されるＰＭＯＳトランジスタと、前記論理回路で使われるＮＭＯＳトランジスタと同等である通常閾値のＮＭＯＳトランジスタとを含んで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする半導体回路装置。
2. 正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位が供給され、負の電源に前記接地電位よりも高い第３の電位が供給され、前記論理回路で使われるＮＭＯＳトランジスタよりも低い閾値を有し、そのソースには前記第３の電位、ゲートには前記論理回路の出力が入力されるＮＭＯＳトランジスタと、前記論理回路で使われるＰＭＯＳトランジスタと同等の閾値のＰＭＯＳトランジスタとを含んで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする半導体回路装置。
3. 正の電源に第１の電位が供給され負の電源に接地電位が供給され、前記第１の電位あるいは接地電位を出力する論理回路と、正の電源に前記第１の電位よりも低い第４の電位が供給され、負の電源に前記接地電位よりも高い第５の電位が供給され、前記論理回路で使われるＰＭＯＳトランジスタよりも低い閾値（絶対値）を有し、そのソースには前記第４の電位、ゲートには前記論理回路の出力が入力されるＰＭＯＳトランジスタ及び、前記論理回路で使われるＮＭＯＳトランジスタよりも低い閾値を有し、そのソースには前記第５の電位、ゲートには前記論理回路の出力が入力されるＮＭＯＳトランジスタで構成され、前記論理回路の出力をバッファリングして信号線を出力する信号線駆動回路と、を含んで構成されることを特徴とする半導体回路装置。
4. 前記第１の電位と前記第２または第４の電位との電位差は、前記通常閾値と低閾値との電位差の１倍から１０倍の範囲であることを特徴とする請求項１または３記載の半導体回路装置。
5. 前記接地電位と前記第３または第５の電位との電位差は、前記通常閾値と低閾値との電位差の１倍から１０倍の範囲であることを特徴とする請求項２または３記載の半導体回路装置。
6. 正の電源に第１の電位が供給され負の電源に接地電位が供給された論理回路と、正の電源に前記第１の電位と前記第１の電位よりも低い第２の電位とが供給され、前記第１の電位と第１の節点との間に第１のスイッチ素子が配置され、前記第２の電位と前記第１の節点との間に第２のスイッチ素子が配置され、前記第１のスイッチ素子と前記第２のスイッチ素子のオン−オフは相補の関係で制御され、前記第１の節点に容量素子が接続され、前記第１の節点と信号線との間にＰＭＯＳトランジスタが配置され、前記信号線と接地電位との間にＮＭＯＳトランジスタが配置され、前記ＰＭＯＳトランジスタがオンし前記ＮＭＯＳトランジスタがオフする期間に前記第１のスイッチ素子はオフ前記第２のスイッチ素子はオンし、前記ＰＭＯＳトランジスタがオフし前記ＮＭＯＳトランジスタがオンする期間に前記第１のスイッチ素子はオン前記第２のスイッチ素子はオフするように制御され、前記論理回路の出力をバッファリングして前記信号線に出力する信号線駆動回路と、を含んで構成されることを特徴とする半導体回路装置。
7. 前記容量素子の容量値は、前記第２の電位を、前記第１電位と第２の電位の電位差で割った値を前記信号線の配線容量値に掛け合わせた値に設定されることを特徴とする請求項６記載の半導体回路装置。

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