JP3240022B2 - Ｆｅｔ型インタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＥＴ型半導体集積回
路において信号の入出力を行うＦＥＴ型インタフェース
回路に関し、特に、転送信号の振幅を小振幅にして高速
化、かつ低電力化の効果を得るに好適なＦＥＴ型インタ
フェース回路に関するものである。

【０００２】

【従来の技術】図１０に従来のＦＥＴ型インタフェース
回路Ａ１−０を示す（参照文献；日経エレクトロニクス
１９９２．６．８，Ｎｏ．５６，ｐ１３７）。

【０００３】従来のＦＥＴ型インタフェース回路Ａ１−
０は、入力端子ＩＡ１０，出力端子ＯＡ１０を持ち、Ｆ
ＥＴ型出力回路Ｃ１０，５０Ωの伝送線路Ｌ１０，５０
Ωの終端抵抗Ｒ１０，ＦＥＴ型入力回路Ｃ２０からなる
（ただし、線路インピーダンス、終端抵抗値は５０Ωに
限定するものではない）。なお、以下の説明では特に必
要な場合を除き、ＦＥＴ型は最初の説明以外は省略す
る。

【０００４】従来の出力回路Ｃ１０は、入力端子ＩＣ１
０がインタフェース回路Ａ１−０の入力端子ＩＡ１０に
接続し、出力端子ＯＣ１０が伝送線路Ｌ１０の一端に接
続している。従来の出力回路Ｃ１０は、ＦＥＴ型インバ
ータＩ１０，Ｉ１１，Ｉ１２および、ゲート入力がハイ
の時にソースとドレインが導通状態となり、ゲート入力
がローの時に非導通状態となるＮｃｈＦＥＴトランジス
タＭＮ１０からなる。なお、本明細書では、Ｎチャネ
ル，ＰチャネルはＮｃｈ，Ｐｃｈと記載する。そして特
に必要な場合以外、ＮｃｈＦＥＴ，ＰｃｈＦＥＴは省略
する。インバータＩ１０の入力は、出力回路Ｃ１０の入
力端子ＩＣ１０に接続しており、インバータＩ１０の出
力は、インバータＩ１１の入力に接続し、インバータＩ
１１の出力はインバータＩ１２の入力に接続している。
インバータＩ１２の出力はトランジスタＭＮ１０のゲー
トに接続している。インバータＩ１０，Ｉ１１，Ｉ１２
の高電位電源は、出力回路Ｃ１０の高電位電源、かつイ
ンタフェース回路Ａ１−０の高電位（例えば＋３．３
Ｖ）電源Ｐ１１に接続し、インバータＩ１０，Ｉ１１，
Ｉ１２の低電位電源および、トランジスタＭＮ１０のソ
ースは、出力回路Ｃ１０の低電位電源、かつインタフェ
ース回路Ａ１−０の低電位（例えば０．０Ｖ）電源Ｐ１
０に接続している。トランジスタＭＮ１０のドレイン
は、出力回路Ｃ１０の出力端子ＯＣ１０に接続してい
る。

【０００５】伝送線路Ｌ１０は出力回路Ｃ１０の出力端
子ＯＣ１０と入力回路Ｃ２０の入力端子ＩＣ２０−１を
結ぶ。５０Ωの終端抵抗Ｒ１０の一端は入力回路Ｃ２０
の入力端子ＩＣ２０−１に接続され、他端は、中電位
（例えば＋２．５Ｖ）電源Ｐ２０に接続されている。

【０００６】入力回路Ｃ２０は、ＦＥＴ型アンプＡＭＰ
１０からなり、アンプＡＭＰ１０の入力は入力回路Ｃ２
０の入力端子ＩＣ２０−１である。アンプＡＭＰ１０の
出力は入力回路Ｃ２０の出力端子ＯＣ２０に接続され、
インタフェース回路Ａ１−０の出力端子ＯＡ１０に接続
される。ここでは、アンプＡＭＰ１０は入力端子ＩＣ２
０−２から入力ハイレベルと入力ローレベルの中間電位
をとる定電位の基準単位Ｖref を与えてハイ／ローの判
定基準電位とするものを挙げた。アンプＡＭＰ１０の高
電位電源Ｐ１１は、入力回路Ｃ２０の高電位電源であ
り、かつインタフェース回路Ａ１−０の高電位電源に接
続されている。

【０００７】従来のインタフェース回路Ａ１−０の動作
は、以下の通りである。

【０００８】入力端子ＩＡ１０にはハイレベルが高電位
電源Ｐ１１の電位に等しく、ローレベルが低電位電源Ｐ
１０の電位に等しい信号が入力する。

【０００９】入力端子ＩＡ１０の入力がローの時、イン
バータＩ１０で信号は反転し、インバータＩ１０の出力
はハイになる。そして、インバータＩ１２の出力もハイ
になり、この時、トランジスタＭＮ１０は導通状態とな
るため、出力回路Ｃ１０の出力端子ＯＣ１０は、中電位
電源Ｐ２０と低電位電源Ｐ１０の電位差（例えば２．５
Ｖ）を終端抵抗Ｒ１０とトランジスタＭＮ１０のオン抵
抗で分割した電位（例えば＋１．９Ｖ）をとる。入力回
路Ｃ２０では、該出力信号を入力端子ＩＣ２０−１で受
け、アンプＡＭＰ１０で定電位Ｖref （例えば＋２．２
Ｖ）と比較する。今、入力電位（例えば＋１．９Ｖ）
は、定電位Ｖref より低電位であるから、アンプＡＭＰ
１０の出力は、低電位電源Ｐ１０の電位と等しい電位と
なる。出力回路Ｃ１０のロー入力が入力回路Ｃ２０の出
力端子ＯＣ２０に出力されて、転送は完了する。

【００１０】一方、入力端子ＩＡ１０の入力がハイの
時、インバータＩ１０で信号は反転し、インバータＩ１
０の出力はローになる。そしてインバータＩ１２の出力
もローになり、この時、トランジスタＭＮ１０は非導通
状態となるため、出力回路Ｃ１０の出力端子ＯＣ１０
は、中電位電源Ｐ２０の電位（例えば＋２．５Ｖ）とな
る。入力回路Ｃ２０では、該出力信号を入力端子ＩＣ２
０−１で受け、アンプＡＭＰ１０で基準電位Ｖref の電
位（例えば＋２．２Ｖ）と比較する。この時、入力電位
（例えば＋２．５Ｖ）は、定電位Ｖref より高電位であ
るから、アンプＡＭＰ１０の出力は、高電位電源Ｐ１０
の電位と等しい電位となる。出力回路Ｃ１０のハイ入力
が入力回路Ｃ２０の出力端子ＯＣ２０に出力されて、転
送は完了する。

【００１１】

【発明が解決しようとする課題】従来のインタフェース
回路では、図１０のインタフェース回路ＡＩ−０を例に
とると、出力端子ＯＣ１０，入力端子ＩＣ２０−１に
は、数ｐＦから数十ｐＦの寄生容量がつく。ＦＥＴ型イ
ンタフェース回路Ａ１−０の動作速度を決めるのは、伝
送線路Ｌ１０を通る転送信号の立ち上がり遅延時間と立
ち下がり遅延時間であり、これらは該寄生容量に蓄えら
れる電荷の充放電時間で決まる。

【００１２】従来のインタフェース回路ＡＩ−０では、
入力端子ＩＣ２０−１の転送信号の立ち上がり遅延時間
ｔｐｒは、次式のように

【００１３】

【数１】tpr ＝ tOFF ＋ CONS.×（ Cp ×R10 ） トランジスタＭＮ１０がオフするに要する時間tOFFと、
寄生容量Ｃｐに終端抵抗Ｒ１０から電荷を充電する時間
｛ CONS.×（ Cp ×R10 ）｝の和で表すことができる
（CONS. は定数）。

【００１４】一方、入力端子ＩＣ２０−１の転送信号の
立ち下がり遅延時間tpr は、次式のように

【００１５】

【数２】tpr ＝ tON ＋ CONS.×（ Cp ×RMN10 ） トランジスタＭＮ１０がオンするに要する時間tON と、
寄生容量Ｃｐの電荷をトランジスタＭＮ１０を通して放
電する時間｛ CONS.×（ Cp ×RMN10 ）｝の和で表すこ
とができる（ここで、CONS. は比例定数、RMN10 はトラ
ンジスタRMN10のオン抵抗）。

【００１６】従来のインタフェース回路では〔数１〕式
より、立ち上がり遅延時間は、インピーダンスマッチン
グのために一意に決まる終端抵抗Ｒ１０の抵抗値で律速
される。したがって、立ち上がり遅延時間を削減できな
い欠点がある。

【００１７】さらに、従来技術ではトランジスタＮＭ１
０がオフする、ハイレベル出力時には、出力回路の出力
インピーダンスが無限大に近い値をとるため、伝送線路
Ｌ１０上にミスマッチングがあると、多重反射を起こす
欠点がある。

【００１８】本発明は、回路への供給電源の電位差以下
の転送信号振幅を持つＦＥＴ型インタフェース回路の動
作速度を、インピーダンスマッチングを崩さず、かつ、
回路に流れる定常電流値の増大なく高速化することを目
的とする。

【００１９】本発明は第１に、出力回路に出力信号を駆
動し得る出力駆動回路と該出力駆動回路を一時的に有効
にする回路を有すること、第２に、該出力駆動回路が有
効となる時間を設定する遅延回路を有することが従来技
術と異なる。

【００２０】

【課題を解決するための手段】本発明にかかるＦＥＴ型
インタフェース回路は、前記ＦＥＴ型出力回路に、前記
第１の信号駆動回路のＮｃｈＦＥＴトランジスタを駆動
する出力を入力として、該入力を遅延して１本以上出力
する遅延回路と、この遅延回路の入力あるいは前記第１
の信号駆動回路の他の出力あるいは遅延回路の第２の出
力を第１の入力とし、該遅延回路の第１の出力を第２の
入力とし、第２の入力により第１の入力と出力の導通状
態を切り換えるスイッチ回路と、前記遅延回路の第１の
出力を第１の入力とし、高電位電源を第２の入力とし、
該スイッチ回路の出力と共通な出力を持ち、第１の入力
が該スイッチ回路を非導通状態にする時、第２の入力と
出力を導通状態にする電位固定回路と、前記スイッチ回
路の出力を第１の入力とし、高電位電源を第２の入力と
し、ＦＥＴ型出力回路の出力を出力とする第２の信号駆
動回路からなる加速回路を有するものである（請求項
１）。

【００２１】また、上記において、第１のＮｃｈＦＥＴ
トランジスタにかえて、第１のＰｃｈＦＥＴトランジス
タを用いたものである（請求項２）。

【００２２】さらに、ＦＥＴ型出力回路を２個備え、相
補の信号を入力する構成としたものである（請求項
３）。

【００２３】また、第１のＮｃｈＦＥＴトランジスタを
用いずにプルダウンの加速回路を構成したものである
（請求項４）。

【００２４】

【作用】本発明にかかる請求項１に記載の発明は、遅延
回路で生成した遅延時間だけスイッチ回路が導通し、プ
ルアップの加速回路により寄生容量が急速に充電され、
立ち上がり遅延時間が削減される。

【００２５】加えて、線路からの反射波をプルアップの
加速回路により吸収可能である。

【００２６】また、請求項２に記載の発明は、遅延回路
で生成した遅延時間だけスイッチ回路が導通し、プルダ
ウン加速回路により寄生容量が急速に放電され、立ち下
がり遅延時間が削減される。

【００２７】さらに、請求項３に記載の発明は、ＦＥＴ
型出力回路が２個備えられ、相補の信号を使うので消費
電力が低く押さえられ、また、ノイズマージンが単相の
場合の２倍となる。

【００２８】また、請求項４に記載の発明は、消費電力
が低く抑えられる。

【００２９】

【実施例】

＜実施例１＞図１に本発明の第１の実施例を示す。これ
は請求項１に対応する実施例である。

【００３０】本発明の実施例１のインタフェース回路Ａ
１−１は、入力端子ＩＡ１，出力端子ＯＡ１を持ち、出
力回路Ｃ１，図１０と同様な５０Ωの伝送線路Ｌ１０，
５０Ωの終端抵抗Ｒ１０，入力回路Ｃ２０からなる。出
力回路Ｃ１の入力端子ＩＣ１はインタフェース回路Ａ１
−１の入力端子ＩＡ１に接続し、出力回路Ｃ１の出力端
子ＯＣ１は伝送線路Ｌ１０の一端に接続する。伝送線路
Ｌ１０の他端には、終端抵抗Ｒ１０の一端と入力回路Ｃ
２０の入力端子ＩＣ２０−１を接続する。終端抵抗Ｒ１
０の他端は中電位（例えば＋０．８Ｖ）電源Ｐ２０に接
続する。入力回路Ｃ２０の出力端子ＯＣ２０はインタフ
ェース回路Ａ１−１の出力端子ＯＡ１に接続する。

【００３１】本発明の第１の実施例における出力回路Ｃ
１は、入力端子ＩＣ１をインタフェース回路Ａ１−１の
入力端子ＩＡ１に接続し、出力端子ＯＣ１を伝送線路Ｌ
１０の一端に接続している。出力回路Ｃ１は、インバー
タＩ１，Ｉ２，Ｉ３を介してゲート入力がハイの時にソ
ースとドレインが導通状態となり、ゲート入力がローの
時に非導通状態となるトランジスタＭＮ１，加速回路Ｃ
２からなる。インバータＩ１の入力は、出力回路Ｃ１の
入力端子ＩＣ１に接続し、インバータＩ１の出力は、イ
ンバータＩ２の入力に接続する。インバータＩ２の出力
は、インバータＩ３の入力に接続し、インバータＩ３の
出力は、トランジスタＭＮ１のゲートと、加速回路Ｃ２
の入力端子ＩＣ２に接続する。トランジスタＭＮ１のソ
ースは出力回路Ｃ１の低電位（例えば０．０Ｖ）電源Ｐ
０に接続し、ドレインは出力回路Ｃ１の出力端子ＯＣ１
に、加速回路Ｃ２の出力端子ＯＣ２とともに接続する。

【００３２】加速回路Ｃ２は、ゲート入力がローの時に
ソースとドレインが導通状態となり、ゲート入力がハイ
の時に非導通状態となるトランジスタＭＰ１，遅延回路
Ｃ３，スイッチ回路Ｃ４，電位固定回路Ｃ５からなる。
そして、遅延回路Ｃ３は、入力端子ＩＣ３をインバータ
Ｉ４の入力に接続し、出力端子ＯＣ３をインバータＩ４
の出力に入力を接続したインバータＩ５の出力と接続し
ている。また、スイッチ回路Ｃ４は、ゲート入力がロー
の時にソースとドレインが導通状態となり、ゲート入力
がローの時に非導通状態となるトランジスタＭＮ２から
なり、トランジスタＭＮ２のソースを入力端子ＩＣ４−
１に、ゲートを入力端子ＩＣ４−２に、ドレインを出力
端子ＯＣ４に接続している。電位固定回路Ｃ５は、ゲー
ト入力がハイの時に導通状態となり、ゲート入力がハイ
の時に非導通状態となるＰｃｈＦＥＴトランジスタＭＰ
２からなり、ＰｃｈＦＥＴトランジスタＭＰ２のゲート
を入力端子ＩＣ５−１に、ソースを入力端子ＩＣ５−２
に、ドレインを出力端子ＯＣ５にそれぞれ接続してい
る。

【００３３】加速回路Ｃ２は、遅延回路Ｃ３の入力端子
ＩＣ３とスイッチ回路Ｃ４の入力端子ＩＣ４−１を入力
端子ＩＣ２に接続し、遅延回路Ｃ３の出力端子ＯＣ３を
スイッチ回路Ｃ４のもうひとつの入力端子ＩＣ４−２と
電位固定回路Ｃ５の入力ＩＣ５−１に接続して構成す
る。そして、スイッチ回路Ｃ４の出力端子ＯＣ４を電位
固定回路Ｃ５の出力端子ＯＣ５とトランジスタＭＰ１の
ゲートに接続する。さらに、トランジスタＭＰ１のドレ
インを加速回路Ｃ２の出力端子ＯＣ２に接続し、トラン
ジスタＭＰ１のソースと電位固定回路Ｃ５の入力端子Ｉ
Ｃ５−２を出力回路Ｃ１の高電位（例えば＋３．３Ｖ）
電源Ｐ１に接続して構成する。

【００３４】出力回路Ｃ１の動作を中心に、本発明のイ
ンタフェース回路Ａ１−１の動作を図２を用いて説明す
る。はじめに、インタフェース回路Ａ１−１の入力端子
ＩＡ１の電位が、ロー（ＶIL＝低電位電源Ｐ０の電位）
からハイ（ＶIH＝高電位電源Ｐ１の電位）に遷移する場
合の信号転送動作について説明する。インタフェース回
路Ａ１−１の入力が、ローからハイに遷移すると、トラ
ンジスタＭＮ１のゲート入力である図２中ノードＮ１
は、ハイ（ＶIH）からロー（ＶIL）に遷移する。このた
めＮｃｈＦＥＴトランジスタＭＮ１はオン状態からオフ
状態に変わり、出力回路Ｃ１の出力端子ＯＣ１は、中電
位電源Ｐ２０と低電位電源Ｐ０の電位差を抵抗Ｒ１０と
トランジスタＭＮ１のオン抵抗で分割して決まる出力回
路Ｃ１のロー（ＶOL）電位から、中電位電源Ｐ２０の電
位であるハイ（ＶOH）電位に遷移する。この時、入力端
子ＩＣ１の入力に対して、ノードＮ１の電圧遷移はイン
バータＩ１，Ｉ２，Ｉ３の通過時間だけ遅延し、出力端
子ＯＣ１の電圧遷移は、さらに終端抵抗Ｒ１０が出力端
子ＯＣ１等に付く寄生容量Ｃｐに電荷を充電する時間だ
け遅延する。したがって、加速回路Ｃ２の入力端子ＩＣ
２の接続するノードＮ１が、ローになっても出力端子Ｏ
Ｃ１がローである時間が存在する（図２中の時間Ｔd
P）。

【００３５】一方、加速回路Ｃ２では、スイッチ回路Ｃ
４の入力端子ＩＣ４−１には入力端子ＩＣ２の電位遷移
がそのまま現れ、入力端子ＩＣ４−２には遅延回路Ｃ３
による遅延Ｔd Ｃ３を伴った電圧遷移が表れる。トラン
ジスタの動作原理に従い、スイッチ回路Ｃ４では入力端
子ＩＣ４−２の電位がハイの期間は、入力端子ＩＣ４−
１と出力端子ＯＣ４は導通状態となり、出力端子ＯＣ４
の電位はローに遷移する。したがって、トランジスタＭ
Ｐ１はオンになり、出力回路Ｃ１の出力端子ＯＣ１の電
位を出力回路Ｃ１の高電位電源Ｐ１の電圧値に上げるべ
くプルアップ動作を行う。

【００３６】遅延回路Ｃ３で設定する遅延時間Ｔd Ｃ３
が経過すると入力端子ＩＣ４−２のローへの電圧遷移が
起こり、スイッチ回路Ｃ４の入力端子ＩＣ４−１と出力
端子ＯＣ４の導通はなくなる。かわって、入力端子ＩＣ
４−２の電位がハイであった時には、非導通状態であっ
た電位固定回路Ｃ５がオン状態になり、トランジスタＭ
Ｐ１のゲート電位（ノードＮ２の電位）をハイに持ち上
げる。これにともないトランジスタＭＰ１はオフ状態と
なり、時間ＴPON だけの一時的なプルアップ動作を終了
する。

【００３７】出力端子ＯＣ１の出力レベルは、一時的に
高電位電圧値に近付き、プルアップ動作終了とともに中
電位電源Ｐ２０の電圧値になる。出力ハイレベルは、中
電位電源Ｐ２０の電圧値である。トランジスタＭＮ１が
オフ状態である間、出力端子ＯＣ１の出力レベルはハイ
レベルを維持する。入力回路Ｃ２０は、高速に遷移した
小振幅入力信号（ハイレベルＶOH，ローレベルＶOL）を
増幅する。ＦＥＴ型インタフェース回路Ａ１−１の出力
端子ＯＡ１に、ローレベル（ＶIL）からハイレベル（Ｖ
IH）の遷移を出力してデータの高速転送が終了する。

【００３８】次に、インタフェース回路Ａ１−１の入力
端子ＩＡ１の電位が、ハイ（ＶIH＝高電位電源Ｐ１の電
位）からロー（ＶIL＝低電位電源Ｐ０の電位）に遷移す
る場合を説明する。インタフェース回路Ａ１−１の入力
が、ハイからローに遷移すると、トランジスタＭＮ１の
ゲート入力である図２中のノードＮ１は、ロー（ＶIL）
からハイ（ＶIH）に遷移する。このためＮｃｈＦＥＴト
ランジスタＭＮ１はオフ状態からオン状態に変わり、出
力回路Ｃ１の出力端子ＯＣ１は、中電位電源Ｐ２０の電
位であるハイ（ＶOH）電位から、中電位電源Ｐ２０と低
電位電源Ｐ０の電位差を終端抵抗Ｒ１０とトランジスタ
ＭＮ１のオン抵抗で分割して決まる出力回路Ｃ１のロー
（ＶOL）電位に遷移し、維持する。この時、入力端子Ｉ
Ｃ１の入力に対してＯ０の遷移は、インバータＩ１，Ｉ
２，Ｉ３の通過時間とトランジスタＭＮ１が出力端子Ｏ
Ｃ１に付く寄生容量Ｃｐの電荷を放電する時間（図２中
の時間ＴdN）を加えた時間だけ遅延する。

【００３９】加速回路Ｃ２は、スイッチ回路Ｃ４の入力
端子ＩＣ４−２の電位がローである時間は、スイッチが
閉じ、かつ電位固定回路Ｃ５がオン状態である。このた
め、トランジスタＭＰ１はオフ状態となりプルアップ動
作をしない。また、スイッチ回路Ｃ４の入力端子ＩＣ４
−２の電位がハイになるとスイッチ回路Ｃ４が導通し、
かつ電位固定回路Ｃ５がオフするためノードＮ２の電位
は、入力端子ＩＣ４−１の電位にほぼ等しくなる。しか
し、この時、入力端子ＩＣ４−１の電位は入力端子ＩＣ
４−２の電位がハイになるのに時間ＴdC3 だけ先んじて
ハイになっているため、ノードＮ２の電位もハイにな
る。したがって、トランジスタＭＰ１はオフ状態のまま
でありプルアップ動作は行われず、トランジスタＭＮ１
が出力端子ＯＣ１の電位をプルダウンする動作を妨げな
い。

【００４０】出力端子ＯＣ１のレベルがローレベルに近
付くと、入力回路Ｃ２０は高速に遷移した小振幅入力信
号（ローレベルＶOL，ハイレベルＶOH）を増幅する。イ
ンタフェース回路Ａ１−１の出力端子ＯＡ１に、ローレ
ベル（ＶIL）からハイレベル（ＶIH）の遷移を出力して
データの高速転送が終了する。

【００４１】次に、実施例１の効果を具体的に説明す
る。

【００４２】第１に、出力回路Ｃ１の出力がロー（ＶO
L）からハイ（ＶOH）に遷移する時間が高速化できる。
従来、出力端子ＯＣ１や伝送線路Ｌ１０の両端につく出
力寄生容量Ｃｐを終端抵抗Ｒ１０だけで充電していたた
め、〔数１〕式第２項に示した立ち上がり時間遅れが生
じていたのに対し、本発明のインタフェース回路Ａ１−
１では遅延回路Ｃ３で生成した遅延時間ＴPON だけスイ
ッチ回路Ｃ４が導通状態となり、終端抵抗Ｒ１０だけで
なくトランジスタＭＰ１が出力寄生容量Ｃｐの充電を行
う。したがって、次式第２項のように立ち上がり遅延時
間が削減できる。

【００４３】

【数３】ｔｐｒ’＝ tOFF ＋ CONS.×（Ｃｐ×ＲMP1・Ｒ
10／（ＲMP1 ＋Ｒ10）） ここで、ＲMP1 はトランジスタＭＰ１のオン抵抗。

【００４４】例えば、ＲMP1 Ｒ10と設定すると第２項は
従来の１／２となる。第１項を第２項に比べて十分小さ
くなるように設計すると、従来に比べ約２倍の高速化が
達成される。

【００４５】しかも、トランジスタＭＰ１は高電位電源
Ｐ１に接続しているため、出力回路Ｃ１の出力信号は、
この出力信号のハイレベルである中電位電源Ｐ２０の電
位以上の電位に一時的にプルアップされ、立ち上がり遷
移は、さらに高速になる効果がある。

【００４６】第２に、上記の高速化が消費電力の大幅な
増大なく達成される効果がある。新たに付加した加速回
路Ｃ２内の遅延回路Ｃ３，スイッチ回路Ｃ４，電位固定
回路Ｃ５は全て出力電位が遷移する時以外は定常電流が
流れない。そして、トランジスタＭＰ１も時間ＴPON だ
け、一時的に導通するだけである。したがって、定常状
態では、中電位（例えば＋０．８Ｖ）電源Ｐ２０へ高電
位（例えば＋３．３Ｖ）電源Ｐ１から電流の流れる経路
はなく、また、中電位（例えば＋０．８Ｖ）電源Ｐ２０
から低電位（例えば０．０Ｖ）電源Ｐ０へ電流の流れる
経路は、従来と同様トランジスタＭＮ１のソースとドレ
インを結ぶ経路だけとなる。よって、定常電流値を従来
回路とほとんど変えずに、高速化を達成できる。

【００４７】第３に、トランジスタＭＮ１がオフする
時、トランジスタＭＰ１がオンするため出力回路の出力
インピーダンスが無限大に近い値をとらず、出力が遷移
する初期に発生する最も波高値の高い反射波を防止でき
る。

【００４８】ここでは、加速回路Ｃ２を付加して、出力
がローレベルからハイレベルに遷移する場合のプルアッ
プ加速回路とその効果を示した。容易に類推できるよう
に、本発明の技術思想すなわち、出力回路内部で遅延を
生成し、その遅延時間だけオン状態となる出力トランジ
スタを付加し、定常状態（レベル遷移のない状態）では
付加回路に定常電流を流さず、かつ該出力トランジスタ
をオフ状態とする電位固定回路を持つことに従えば、出
力がハイレベルからローレベルに遷移する場合のプルダ
ウン加速回路も構成可能である。したがって、出力電位
をプルダウンするトランジスタＭＮ１と本発明思想に従
うプルアップ加速回路あるいは、本発明に思想に従うプ
ルダウン加速回路あるいはその両方の回路の組合わせが
可能である。

【００４９】さらに、遅延回路Ｃ３は２段のインバータ
Ｉ４，Ｉ５で構成しているが段数および回路種類は遅延
を付加できるものであれば任意である。また、図３に示
すように、スイッチ回路ＩＣ４の第１の入力を、遅延回
路Ｃ３の他の出力に接続して、トランジスタＭＰ１の導
通タイミングを調整することも可能である。スイッチ回
路Ｃ４はＮｃｈＦＥＴトランジスタＭＮ２で構成してい
るが、ＰｃｈＦＥＴトランジスタを付加して、ソースを
入力端子ＩＣ４−１に接続しドレインを出力端子ＯＣ４
に接続し、ゲートに出力端子ＯＣ３の反転信号を入力し
て構成することも可能である。電位固定回路Ｃ５は、Ｐ
ｃｈＦＥＴトランジスタＭＰ２で構成しているが、上記
に説明した同等の論理とタイミングで動作する回路で置
き換えることも可能である。

【００５０】また、待機時にトランジスタＭＮ１をオフ
状態に保って貫通電流をゼロにするため、イネーブル信
号等により、トランジスタＭＮ１のゲートを待機時には
ローに固定する論理を付加することは容易に行え、さら
に、バス用の回路として入力回路と組み合わせることお
よび出力をハイインピーダンス状態とする回路を付加す
ることも容易に行いうる。

【００５１】そして、高電位電源Ｐ１，中電位電源Ｐ２
０，低電位電源Ｐ０は、中電位を高電位以下、低電位以
上に限定することで、伝送線路ノイズ、入力回路Ｃ２０
の増幅特性を考慮して設定可能である。また、終端抵抗
値もここでは、５０Ωを例に挙げたが、伝送線路Ｌ１０
とインピーダンスマッチングが取れていれば５０Ωに限
定せずとも上記のような本発明の効果に影響するもので
はない。また、送受端マッチングなどのマッチング方法
も行いうる。 ＜実施例２＞図４に本発明の第２の実施例を示す。図１
に示す第１の実施例とは、スイッチ回路Ｃ４の入力端子
ＩＣ４−１が出力回路Ｃ１のインバータＩ１の出力に接
続していることが異なり、他は同じである。この実施例
２も請求項１に対応するものである。

【００５２】本発明の第２の実施例においても基本動作
は図２に示した第１の実施例と同じである。ただし、第
１の実施例では、図２中の入力端子ＩＣ４−２の電位変
化の遅れ時間Ｔd Ｃ３が、遅延回路Ｃ３の遅れ時間だけ
で決まっていたのに対し、第２の実施例ではインバータ
Ｉ２，Ｉ３の遅延時間を加えることができる。したがっ
て、ゲート数を増やすことなくトランジスタＭＰ１がオ
ンとなる時間ＴPON を長くすることが可能となる。これ
により、トランジスタＭＰ１によりプルアップ時間を増
やすことができ、大きな負荷容量、すなわち寄生容量Ｃ
ｐを駆動する場合でも高速な信号転送が可能となる。 ＜実施例３＞図５に本発明の第３の実施例を示す。これ
は請求項２に対応するものである。

【００５３】上述した実施例１，２は、第１の信号駆動
回路のトランジスタとしてＮｃｈＦＥＴトランジスタを
用いたが、実施例３ではＰｃｈＦＥＴトランジスタを用
いた点に特徴がある。

【００５４】第１の実施例とは、出力回路Ｃ１−１の出
力端子ＯＣ１−１の電位をプルアップするＰｃｈＦＥＴ
トランジスタＭＰ６を用い、出力端子ＯＣ１−１の一時
的な電位プルダウンに加速回路Ｃ２−１を使用してイン
タフェース回路Ａ１−２を構成しているところが異な
る。なお、図５中の加速回路Ｃ２−１の内容は省略して
あるが、これは後述する図７中の加速回路Ｃ２−１と同
じである。

【００５５】接続および動作は、本発明の実施例１のプ
ルアップ，プルダウンを逆にしたものであり、詳しい説
明は省略する。本実施例３においても実施例１と同様
に、第１に立ち上がり，降下ともにＦＥＴ型トランジス
タにより駆動していることにより、出力回路Ｃ１−１の
出力電位が遷移する時間を高速化できる。第２に、上記
の高速化が消費電力の大幅な増大なく達成される。加速
回路Ｃ２−１は出力電位が遷移する時以外は定常電流が
流れない。定常状態では、中電位電源Ｐ２０へ低電位電
源Ｐ０から電流の流れる経路はなく、また、中電位電源
Ｐ２０から高電位電源Ｐ１へ電流の流れる経路は、トラ
ンジスタＭＰ６のソースとドレインを結ぶ線路だけとな
る。よって、定常電流値を従来回路とほとんど変えずに
高速化を達成できる。

【００５６】なお、実施例３のようなＰｃｈ型でも図４
に対応する構成をとることができる。 ＜実施例４＞図６に本発明の第４の実施例を示す。これ
は請求項３に対応する実施例である。

【００５７】この実施例４は実施例１とは、出力回路Ｃ
１Ａ−１，Ｃ１Ａ−２が図１の出力回路Ｃ１からトラン
ジスタＭＮ１を除いた出力回路であることが異なる。ま
た、実施例１とは、線路Ｌ１０を２本使用して両相転送
を行うことが異なる。さらに、実施例１とは、入力回路
Ｃ２０Ａにおいて、特にラッチ型アンプ回路を使用する
ことが異なる。

【００５８】本発明の実施例４であるインタフェース回
路Ａ１−３の構成を述べる。インタフェース回路Ａ１−
３は、入力端子ＩＡ１−１，ＩＡ１−２，出力端子ＯＡ
１を持ち、出力回路Ｃ１Ａ−１，Ｃ１Ａ−２，図１０と
同様な伝送線路Ｌ１０−１，終端抵抗Ｒ１０，入力回路
Ｃ２０Ａからなる。出力回路Ｃ１Ａ−１の入力端子ＩＣ
１−１はインタフェース回路Ａ１−３の入力端子ＩＡ１
−１に接続し、出力回路Ｃ１Ａ−１の出力端子ＯＣ１−
１は伝送線路Ｌ１０−１の一端に接続する。出力回路Ｃ
１Ａ−２の入力端子ＩＣ１−２はインタフェース回路Ａ
１−３の入力端子ＩＡ１−２に接続し、出力回路ＣＩＡ
−２の出力端子ＯＣ１−２は伝送線路Ｌ１０−２の一端
に接続する。伝送線路Ｌ１０−１の他端には、終端抵抗
Ｒ１０の一端と入力回路Ｃ２０Ａの入力端子ＩＣ２０−
１を接続する。伝送線路Ｌ１０−２の他端には、終端抵
抗Ｒ１０の一端と入力回路Ｃ２０Ａの入力端子ＩＣ２０
−２を接続する。各終端抵抗Ｒ１０の他端は、中電位
（例えば＋０．０Ｖ，低電位電源と同一の電位であるが
独立に可変であるため分けている）電源Ｐ２０にそれぞ
れ接続する。入力回路Ｃ２０Ａの入力端子ＩＣ２０−Ｅ
ＮはＦＥＴ型インタフェース回路ＡＩ−３の入力端子Ｉ
ＥＮに接続し、入力回路Ｃ２０Ａの出力端子ＯＣ２０は
インタフェース回路Ａ１−３の出力端子ＯＡ１に接続す
る。

【００５９】出力回路Ｃ１Ａ−１，Ｃ１Ａ−２は、既に
説明した図１の出力回路Ｃ１からＮｃｈＦＥＴトランジ
スタＭＮ１を除いた回路である。入力回路Ｃ２０Ａは入
力端子ＩＣ２０−１，ＩＣ２０−２，ＩＣ２０−ＥＮ、
出力端子ＯＣ２０を持ち、高電位電源Ｐ１と低電位電源
Ｐ０で動作する。ＮｃｈＦＥＴトランジスタＭＮ３のゲ
ートを入力端子ＩＣ２０−１に接続し、ドレインをＰｃ
ｈＦＥＴトランジスタＭＰ３のドレインとＰｃｈＦＥＴ
トランジスタＭＰ４のゲートとインバータＩ６の入力に
接続し、ソースをＮｃｈＦＥＴトランジスタＭＮ４のソ
ースとＮｃｈＦＥＴトランジスタＭＮ５のドレインに接
続する。ＮｃｈＦＥＴトランジスタＭＮ４のゲートは入
力端子ＩＣ２０−２に接続し、ドレインをＰｃｈＦＥＴ
トランジスタＭＰ４のドレインとＰｃｈＦＥＴトランジ
スタＭＰ３のゲートに接続し、ソースをＮｃｈＦＥＴト
ランジスタＭＮ４のソースとＮｃｈＦＥＴトランジスタ
ＭＮ５のドレインに接続する。ＮｃｈＦＥＴトランジス
タＭＮ５のゲートは入力端子ＩＣ２０−ＥＮに接続し、
ソースは低電位電源Ｐ０に接続する。ＰｃｈＦＥＴトラ
ンジスタＭＰ３とＭＰ４のソースは共に高電位電源Ｐ１
に接続する。インバータＩ６の出力は出力端子ＯＣ２０
に接続する。

【００６０】本発明の実施例４の動作を図７を用いて説
明する。インタフェース回路Ａ１−３の入力端子ＩＡ１
−１とＩＡ１−２には、ハイレベルＶIHが高電位電源Ｐ
１の電位に等しく、ローレベルＶILが低電位電源Ｐ０の
電位に等しい、互いに逆位相の相補信号を入力する。出
力回路Ｃ１Ａ−１，Ｃ１Ａ−２は逆位相で同様の動作を
行う。出力回路Ｃ１Ａ−１を例に説明する。出力回路Ｃ
１Ａ−１の入力端子ＩＣ１−１の電位がローレベルから
ハイレベルに遷移すると、図２に示した動作と同様に遅
延回路Ｃ３の遅延時間だけノードＮ２がローレベルに遷
移し、トランジスタＭＰ１が一時的にオン状態になる。
出力回路Ｃ１Ａ−１の出力端子ＯＣ１−１の電位は、ト
ランジスタＭＰ１がオン状態になる時間以外は、終端抵
抗Ｒ１０で中電位電源Ｐ２０の電位ＶOL＝ＶILに固定さ
れている。トランジスタＭＰ１がオン状態となると、出
力回路Ｃ１Ａ−１の出力端子ＯＣ１−１の電位を、高電
位電源Ｐ１の電位と中電位電源Ｐ０の電位を、トランジ
スタＭＰ１のオン抵抗と終端抵抗Ｒ１０の抵抗で分割し
たハイレベル電位ＶOHに引き上げる。遅延回路Ｃ３で決
まる時間だけ引き上げた後、トランジスタＭＰ１はオフ
状態となる。伝送線路Ｌ１０−１の寄生容量ＣL の電荷
は終端抵抗Ｒ１０を通して放電され、出力回路Ｃ１Ａ−
１の出力端子ＯＣ１−１の電位は、中電位電源Ｐ２０の
電位ＶOL＝ＶILに戻る。したがって、出力回路Ｃ１Ａ−
１，Ｃ１Ａ−２の出力端子ＯＣ１−１，ＯＣ１−２には
入力端子ＩＡ１−１，ＩＡ１−２がハイレベルに遷移す
る時だけ、ハイレベルが、ＶOHで、出力回路の遅延時間
Ｔdc1 遅れたインパルスが発生する。

【００６１】発生したインパルス信号は、伝送線路Ｌ１
０−１，Ｌ１０−２を伝送し、入力回路Ｃ２０Ａの入力
端子ＩＣ２０−１，ＩＣ２０−２に入力する。入力回路
Ｃ２０Ａの入力端子ＩＣ２０−ＥＮは入力回路Ｃ２０Ａ
の動作状態，待機状態を切り換える信号を入力するもの
であり、ハイレベル（高電位電源Ｐ１の電位）の時に動
作状態となり、ローレベル（低電位電源Ｐ０の電位）の
時に待機状態となる。待機状態ではトランジスタＭＮ５
がオフになり、電流が流れないため入力回路Ｃ２０Ａは
応答しない。動作状態の時の動作を説明すると、インパ
ルスが入力端子ＩＣ２０−１に入力するとトランジスタ
ＭＮ３はオン状態になり、インバータＩ６の入力をロー
レベルとする。この時、もう一方の入力端子ＩＣ２０−
２にはローレベルが入力しており、トランジスタＭＮ４
はオフ状態にある。トランジスタＭＰ４のゲート電極が
トランジスタＭＮ３によりローに引かれるとトランジス
タＭＮ３はオンするため、トランジスタＭＰ３のゲート
入力電位は十分ハイに遷移しトランジスタＭＰ３をオフ
状態とする、インバータＩ６の入力をローレベルに遷移
する動作をポジティブにフィードバックする。インバー
タＩ６の入力がローレベルに遷移すると、入力回路Ｃ２
０Ａの出力端子ＯＣ２０にはハイレベルが出力され、イ
ンタフェース回路Ａ１−３のハイレベル出力が得られ
る。入力端子ＩＣ２０−１に入力した信号のレベルがロ
ーレベルに降下しても、このハイレベル出力は保持され
る。入力端子ＩＣ２０−１に入力した信号のレベルがロ
ーレベルに降下すると、入力回路Ｃ２０Ａの入力端子Ｉ
Ｃ２０−１，ＩＣ２０−２には共にローレベルが入力す
る。トランジスタＭＮ３，ＭＮ４は共にオフ状態とな
り、トランジスタＭＮ３，ＭＮ４のドレイン端子はとも
にオフする前の電位を保持する。そして、トランジスタ
ＭＮ４のドレインがローレベルであるためトランジスタ
ＭＰ３はオン状態にあり、トランジスタＭＮ３のドレイ
ンをハイレベルに固定する。トランジスタＭＰ４はゲー
ト入力がハイレベルであるためオフ状態となり、トラン
ジスタＭＮ３，ＭＮ４のドレインの電位が保持される。
よって、入力回路Ｃ２０Ａの出力端子ＯＣ２０の出力電
位はハイレベルを出力し、保持し、転送が完了する。イ
ンタフェース回路Ａ１−２の入力がローに遷移する時
は、入力端子Ｃ２０−２にインパルスが入力する。この
時も同様の動作によりインバータＩ６の入力はハイレベ
ルに遷移し、保持され、転送が完了する。

【００６２】次に、本発明の実施例４の具体的な効果を
述べる。

【００６３】本発明の実施例４のインタフェース回路Ａ
１−３では、入力電位が遷移する時間を除いては、出力
回路Ｃ１Ａ−１，Ｃ１Ａ−２の出力端子ＯＣ１−１，Ｏ
Ｃ１−２の電位は中電位電源Ｐ２０の電位となる。この
電位は上記動作の説明で述べたように、低電位電源Ｐ０
の電位と等しい値を使用しても転送動作が可能である。
したがって、入力電位が遷移し、インパルスが発生する
時間を除いては電流が流れず、出力回路Ｃ１Ａ−１，Ｃ
１Ａ−２で消費される電力は０となる効果がある。入力
の電位変化の割合が少ないデータの転送では、出力回路
Ｃ１Ａ−１，Ｃ１Ａ−２で消費する電力を０に近づける
ことが可能である。また、本インタフェース回路Ａ１−
３では両相信号で転送しているため、伝送線路Ｌ１０−
１，Ｌ１０−２に同相のノイズがのっても、単相の場合
に比べて約２倍のノイズマージンを有する。本インタフ
ェース回路Ａ１−３は、実施例１，３に示した出力回路
Ｃ１，Ｃ１−１を使用しても同様な動作が可能なことは
明らかであり、この時、実施例１に示した高速化の効果
も、上記低消費電力化の効果にあわせて得られる。 ＜実施例５＞図８に本発明の第５の実施例を示す。これ
は請求項４に対応する実施例である。

【００６４】実施例１とは、ＮｃｈＦＥＴトランジスタ
ＭＮ１を用いず、プルダウン加速回路Ｃ２−１を用いる
ことが異なる。さらに、実施例１とは、入力回路Ｃ２０
Ａにおいて、特にラッチ型アンプ回路を使用することが
異なる。

【００６５】本発明の実施例５であるインタフェース回
路Ａ１−４の構成を述べる。実施例５のインタフェース
回路Ａ１−４は、入力端子ＩＡ１，出力端子ＯＡ１を持
ち、出力回路Ｃ１−３，図１０と同様な５０Ωの伝送線
路Ｌ１０，５０Ωの終端抵抗Ｒ１０，図４と同様なＦＥ
Ｔ型入力回路Ｃ２０Ａからなる。出力回路Ｃ１−３の入
力端子ＩＣ１はインタフェース回路Ａ１−４の入力端子
ＩＡ１に接続し、出力回路Ｃ１−３の出力端子ＯＣ１は
伝送線路Ｌ１０の一端に接続する。伝送線路Ｌ１０の他
端には、終端抵抗Ｒ１０の一端と入力回路Ｃ２０Ａの入
力端子ＩＣ２０−１を接続する。終端抵抗Ｒ１０の他端
は中電位（例えば＋１．７５Ｖ）電源Ｐ２０に接続す
る。入力回路Ｃ２０Ａの入力端子ＩＣ２０−２はインタ
フェース回路Ａ１−４の基準電位Ｖref に接続し、入力
端子ＩＣ２０−ＥＮはインタフェース回路Ａ１−４の入
力端子ＩＥＮに接続し、入力回路Ｃ２０Ａの出力端子Ｏ
Ｃ２０はインタフェース回路Ａ１−４の出力端子ＯＡ１
に接続する。

【００６６】本発明の実施例５に特徴的な出力回路Ｃ１
−３の接続を説明する。出力回路Ｃ１−３は入力端子Ｉ
Ｃ１，出力端子ＯＣ１を持ち、高電位電源Ｐ１と低電位
電源Ｐ０で動作する。インバータＩ１，Ｉ２，Ｉ３、プ
ルアップ加速回路Ｃ２、プルダウン加速回路Ｃ２−１で
構成する。インバータＩ１，Ｉ２，Ｉ３、プルアップ加
速回路Ｃ２の接続は、第１の実施例と同様であるため省
略する。プルダウン加速回路Ｃ２−１は入力端子ＩＣ２
−１，出力端子ＯＣ２−１を持ち、遅延回路Ｃ３（実施
例１と同様），スイッチ回路Ｃ４，電位固定回路Ｃ５，
ＮｃｈＦＥＴトランジスタＭＮ６で構成する。スイッチ
回路Ｃ４はＰｃｈＦＥＴトランジスタＭＰ５で構成し、
トランジスタＭＰ５のゲートを入力端子ＩＣ４−１，ソ
ースを入力端子ＩＣ４−２，ドレインを出力端子ＯＣ４
にそれぞれ接続する。電位固定回路Ｃ５はＮｃｈＦＥＴ
トランジスタＭＮ７で構成し、トランジスタＭＮ７のゲ
ートを入力端子ＩＣ５−１、ソースを入力端子ＩＣ５−
２、ドレインを出力端子ＯＣ５に接続する。遅延回路Ｃ
３，スイッチ回路Ｃ４，電位固定回路Ｃ５，トランジス
タＭＮ６の接続は、電位固定回路Ｃ５の入力端子ＩＣ５
−２とトランジスタＭＮ６のソースの接続点が、高電位
電源Ｐ１ではなく低電位電源Ｐ０に接続することを除く
と、加速回路Ｃ２と同様の接続である。

【００６７】本発明の実施例５の動作を図９を用いて説
明する。

【００６８】インタフェース回路Ａ１−４の入力端子Ｉ
Ａ１には、ハイレベルＶIHが高電位電源Ｐ１の電位に等
しく、ローレベルＶILが低電位電源Ｐ０の電位に等しい
信号を入力する。出力回路Ｃ１−３の入力端子ＩＣ１の
電位がローレベルからハイレベルに遷移すると、加速回
路Ｃ２とＣ２−１内の遅延回路Ｃ３では、図２に示した
動作と同様にノードＮ１の信号を時間ＴdC3 だけ遅延し
た信号を加速回路Ｃ２とＣ２−１の両入力端子ＩＣ４−
１，ＩＣ４−２に出力する。加速回路Ｃ２内のスイッチ
回路Ｃ４はトランジスタＭＮ２によりノードＮ２をロー
レベルに遷移し、トランジスタＭＰ１を一時的（時間Ｔ
PON ）にオン状態にする。加速回路Ｃ２−１内のスイッ
チ回路Ｃ４はトランジスタＭＰ５により、入力端子ＩＣ
４−１，ＩＣ４−２に対してノードＮ２をローレベルに
固定し、トランジスタＭＮ６はオフ状態のままである。
出力回路Ｃ１−３の出力端子ＯＣ１の電位は、トランジ
スタＭＰ１あるいはトランジスタＭＮ６がオン状態にな
る時間以外は、終端抵抗Ｒ１０で中電位電源Ｐ２０の電
位ＶP20 に固定されている。トランジスタＭＰ１がオン
状態になると、出力端子ＯＣ１の電位を、高電位電源Ｐ
１の電位と中電位電源Ｐ２０の電位を、トランジスタＭ
Ｐ１のオン抵抗と終端抵抗Ｒ１０の抵抗で分割したハイ
レベル電位ＶOHP に引き上げる。遅延回路Ｃ３で決まる
時間だけ引き上げた後、トランジスタＭＰ１はオフ状態
となる。伝送線路Ｌ１０の寄生容量ＣL の電荷は終端抵
抗Ｒ１０を通して放電され、出力回路Ｃ１−３の出力端
子ＯＣ１の電位は中電位電源の電位Ｖ20に戻る。したが
って、出力端子ＯＣ１には、入力端子ＩＡ１がハイレベ
ルに遷移する時だけ、ハイレベルがＶOHで、時間ＴdC1U
だけ遅延したインパルスが発生する。

【００６９】発生したインパルス信号は、伝送線路Ｌ１
０を伝送し、入力回路Ｃ２０Ａの入力端子ＩＣ２０に入
力する。入力回路Ｃ２０Ａの入力端子ＩＣ２０−ＥＮは
上述した通り入力回路Ｃ２０Ａの動作状態，待機状態を
切り換える信号を入力するものである。実際の動作状態
である、入力端子ＩＣ２０−ＥＮがハイの時の動作を説
明する。入力回路Ｃ２０Ａは、入力端子ＩＣ２０−１に
入力したインパルスと入力端子ＩＣ２０−２に入力して
いる電位ＶP20 付近の基準電位Ｖref を比較する。イン
パルスの波高ＶOHが基準電位Ｖref あるいは入力回路Ｃ
２０Ａ内の所定のトランジスタ定数で決まる電位より高
いと、やはり上述した動作と同様に出力端子ＯＣ２０の
信号はハイレベルに遷移し、入力端子ＩＣ２０−１の入
力端子レベルが電位ＶP20 に戻っても、ハイレベルを保
持する。この出力をインタフェース回路Ａ１−４の出力
端子ＯＡ１に出力し、ハイレベルへの遷移の転送は完了
する。

【００７０】一方、出力回路Ｃ１−３の入力端子ＩＣ１
の電位がハイレベルからローレベルに遷移すると、加速
回路Ｃ２とＣ２−１内の遅延回路Ｃ３では、図２に示し
た動作と同様にノードＮ１の信号を時間ＴdC3 だけ遅延
した信号を加速回路Ｃ２とＣ２−１内のそれぞれの入力
端子ＩＣ４−２に出力する。加速回路Ｃ２−１内のスイ
ッチ回路Ｃ４はトランジスタＭＰ５によりノードＮ２を
ハイレベルに遷移し、トランジスタＭＮ６を一時的（時
間ＴNON ）にオン状態にする。加速回路Ｃ２−１内のス
イッチ回路Ｃ４はトランジスタＭＮ２により、入力端子
ＩＣ４−１，ＩＣ４−２に対してノードＮ２をハイレベ
ルに固定し、トランジスタＭＰ１はオフ状態のままであ
る。ＮｃｈＦＥＴトランジスタＭＮ６がオン状態になる
と、出力端子ＯＣ１の電位を、低電位電源Ｐ０の電位と
中電位電源Ｐ２０の電位をトランジスタＭＮ６のオン抵
抗と、終端抵抗Ｒ１０の抵抗で分割したハイレベル電位
ＶOLに引き下げる。遅延回路Ｃ３で決まる時間だけ引き
下げた後、トランジスタＭＮ６はオフ状態となる。伝送
線路Ｌ１０の寄生容量ＣL の電荷は終端抵抗Ｒ１０を通
して充電され、出力回路Ｃ１−３の出力端子ＯＣ１の電
位は中電位電源Ｐ２０の電位Ｖ20に戻る。したがって、
出力端子ＯＣ１には、入力端子ＩＡ１がローレベルに遷
移する時だけ、ローレベルがＶOLで、時間ＴdC1Dだけ遅
延したインパルスが発生する。

【００７１】発生したインパルス信号は、伝送線路Ｌ１
０を伝送し、入力回路Ｃ２０Ａの入力端子ＩＣ２０−１
に入力する。入力回路Ｃ２０Ａの入力端子ＩＣ２０−１
に入力したインパルスと入力端子ＩＣ２０−２に入力し
ている電位ＶP20 付近の電位Ｖref を比較する。インパ
ルスの波高ＶOLが電位Ｖref あるいは入力回路Ｃ２０Ａ
内の所定のトランジスタ定数で決まる電位より低いと、
やはり上述した動作と同様に出力端子ＯＣ２０の信号は
ローレベルに遷移し、入力端子ＩＣ２０−１の入力レベ
ルが電位ＶP20 に戻っても、ローレベルを保持する。こ
の出力をインタフェース回路Ａ１の出力端子ＯＡ１に出
力し、ローレベルへの遷移の転送は完了する。

【００７２】上記の動作説明でも明らかなように、加速
回路Ｃ２，Ｃ２−１内で遅延回路Ｃ３は全く同様の入出
力信号を持つ。このため、加速回路Ｃ２，Ｃ２−１で遅
延回路Ｃ３を共用することも可能である。

【００７３】次に、本発明の実施例５の具体的な効果を
述べる。

【００７４】本発明の実施例５のインタフェース回路Ａ
１−４では、入力電位が遷移する時間を除いては、出力
端子ＯＣ１の電位は中電位電源の電位となる。したがっ
て、入力電位が遷移し、インパルスが発生する時間を除
いては、電流が流れず、出力回路Ｃ１−３で消費される
電力は０となる効果がある。入力の電位変化の割合が少
ないデータの転送では、出力回路Ｃ１−３で消費する電
力を０に近づけることが可能である。また、本インタフ
ェース回路Ａ１−４では単相信号で転送しているため、
実施例４で示した両相信号の場合に比較し、伝送線路Ｌ
１０の本数，出力回路数を半数に削減可能である。

【００７５】

【発明の効果】以上説明したように、請求項１に記載の
発明はＦＥＴ型出力回路に、前記第１の信号駆動回路の
ＮｃｈＦＥＴトランジスタを駆動する出力を入力とし
て、該入力を遅延して１本以上出力する遅延回路と、こ
の遅延回路の入力あるいは前記第１の信号駆動回路の他
の出力あるいは遅延回路の第２の出力を第１の入力と
し、該遅延回路の出力を第２の入力とし、第２の入力に
より第１の入力と出力の導通状態を切り換えるスイッチ
回路と、前記遅延回路の第１の出力を第１の入力とし、
高電位電源を第２の入力とし、該スイッチ回路の出力と
共通な出力を持ち、第１の入力が該スイッチ回路を非導
通状態にする時、第２の入力と出力を導通状態にする電
位固定回路と、前記スイッチ回路の第１の出力を第１の
入力とし、高電位電源を第２の入力とし、ＦＥＴ型出力
回路の出力を出力とする第２の信号駆動回路からなる加
速回路を有するので、加速回路の一次的な出力駆動によ
り、インピーダンスのマッチング抵抗で律速されていた
遅延時間が削減可能となる。さらに、出力レベルがロー
レベルからハイレベルに遷移する時に、出力インピーダ
ンスが急激に無限大に近付くのを防止し、反射波による
ノイズを低減することが可能である。しかも、該加速回
路は、内部で発生する遅延時間後にオフ状態となるた
め、加速回路を通しての、中電位電源から低電位電源へ
の定常電流、高電位電源から中電位電源への定常電流は
流れない。このため、消費電力を従来から大幅な増加な
く、あるいは低減して信号転送速度の高速化を達成でき
る。

【００７６】請求項２に記載された発明も請求項１に記
載の発明と目的の効果が得られる。

【００７７】請求項目３に記載された発明は、ＦＥＴ型
出力回路が２個備えられ、相補の信号を使うのでノイズ
マージを大きくすることができるとともに、請求項１と
同様に消費電力を低く抑えることができる。

【００７８】さらに、請求項４に記載された発明は請求
項１と同様に消費電力を低く抑えることができる。

【図面の簡単な説明】

【図１】本発明のＦＥＴ型インタフェース回路の第１の
実施例を示す図である。

【図２】本発明のＦＥＴ型インタフェース回路の第１の
実施例の動作を説明する図である。

【図３】本発明の第１の実施例の変形例を示す図であ
る。

【図４】本発明のＦＥＴ型インタフェース回路の第２の
実施例を示す図である。

【図５】本発明のＦＥＴ型インタフェース回路の第３の
実施例を示す図である。

【図６】本発明のＦＥＴ型インタフェース回路の第３の
実施例の動作を説明する図である。

【図７】本発明のＦＥＴ型インタフェース回路の第４の
実施例を示す図である。

【図８】本発明のＦＥＴ型インタフェース回路の第４の
実施例の動作を説明する図である。

【図９】本発明のＦＥＴ型インタフェース回路の第５の
実施例を示す図である。

【図１０】従来のＦＥＴ型インタフェース回路を示す図
である。

【符号の説明】 Ａ１−１ ＦＥＴ型インタフェース回路 Ｃ１ 出力回路 Ｃ２ 加速回路 Ｃ３ 遅延回路 Ｃ４ スイッチ回路 Ｃ５ 電位固定回路 Ｃ２０ 入力回路 Ｐ０ 低電位電源 Ｐ１ 高電位電源 Ｐ２０ 中電位電源 Ｌ１０ 伝送線路 Ｖref 基準電位 ＩＡ１ 入力端子 ＯＡ１ 出力端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−138612（ＪＰ，Ａ) 特開 平５−291939（ＪＰ，Ａ) 日経エレクトロニクス，Ｎｏ．556 （1992），ｐ．133〜139 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00 H03K 17/04 - 17/06 H03K 19/017

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ソースを低電位電源に接続しドレインを
   出力端子に接続した第１のＮｃｈＦＥＴトランジスタ
   と、入力信号の反転信号を１本以上出力しその１つを該
   トランジスタのゲートに出力する第１の信号駆動回路を
   持つＦＥＴ型出力回路と、 入力信号を該入力信号の振幅以上の振幅に増幅して出力
   するＦＥＴ型入力回路と、 このＦＥＴ型出力回路の出力端子と該ＦＥＴ型入力回路
   の入力端子を結ぶ任意インピーダンスの伝送線路と、 この伝送線路のインピーダンス整合用に一端を該伝送線
   路に接続し、他端を中電位電源に接続した抵抗と、 を有するＦＥＴ型インタフェース回路において、 前記ＦＥＴ型出力回路に、 前記第１の信号駆動回路のＮｃｈＦＥＴトランジスタを
   駆動する出力を入力として、該入力を遅延して１本以上
   出力する遅延回路と、 この遅延回路の入力あるいは前記第１の信号駆動回路の
   他の出力あるいは遅延回路の第２の出力を第１の入力と
   し、該遅延回路の第１の出力を第２の入力とし、第２の
   入力により第１の入力と出力の導通状態を切り換えるス
   イッチ回路と、 前記遅延回路の第１の出力を第１の入力とし、高電位電
   源を第２の入力とし、該スイッチ回路の出力と共通な出
   力を持ち、第１の入力が該スイッチ回路を非導通状態に
   する時、第２の入力と出力を導通状態にする電位固定回
   路と、 前記スイッチ回路の出力を第１の入力とし、高電位電源
   を第２の入力とし、ＦＥＴ型出力回路の出力を出力とす
   る第２の信号駆動回路からなる加速回路を有し、 前記第１のＮｃｈＦＥＴトランジスタが導通状態から非
   導通状態に遷移する時に一時的に第２の信号駆動回路を
   導通状態とすることを特徴とするＦＥＴ型インタフェー
   ス回路。
2. 【請求項２】 ソースを高電位電源に接続しドレインを
   出力端子に接続した第１のＰｃｈＦＥＴトランジスタ
   と、入力信号の反転信号を１本以上出力しその１つを該
   トランジスタのゲートに出力する第１の信号駆動回路を
   持つＦＥＴ型出力回路と、 入力信号を該入力信号の振幅以上の振幅に増幅して出力
   するＦＥＴ型入力回路と、 このＦＥＴ型出力回路の出力端子と該ＦＥＴ型入力回路
   の入力端子を結ぶ任意インピーダンスの伝送線路と、 この伝送線路のインピーダンス整合用に一端を該伝送線
   路に接続し、他端を電源に接続した抵抗と、 を有するＦＥＴ型インタフェース回路において、 前記ＦＥＴ型出力回路に、 前記第１の信号駆動回路のＰｃｈＦＥＴトランジスタを
   駆動する出力を入力として、該入力を遅延して出力する
   遅延回路と、 この遅延回路の入力あるいは前記第１の信号駆動回路の
   他の出力を第１の入力とし、該遅延回路の出力を第２の
   入力とし、第２の入力により第１の入力と出力の導通状
   態を切り換えるスイッチ回路と、 前記遅延回路の出力を第１の入力とし、低電位電源を第
   ２の入力とし、該スイッチ回路の出力と共通な出力を持
   ち、第１の入力が該スイッチ回路を非導通状態にする
   時、第２の入力と出力を導通状態として第２の信号駆動
   回路を非導通状態とする電位固定回路と、 前記スイッチ回路の出力を第１の入力とし、低電位電源
   を第２の入力とし、ＦＥＴ型出力回路の出力を出力とす
   る第２の信号駆動回路とからなる加速回路を有し、 第１のＰｃｈＦＥＴトランジスタが導通状態から非導通
   状態に遷移する時に一時的に第２の信号駆動回路を導通
   状態とすることを特徴とするＦＥＴ型インタフェース回
   路。
3. 【請求項３】 入力信号の反転信号を出力する第１の信
   号駆動回路を持ち相補の信号を入力する２個のＦＥＴ型
   出力回路と、 入力信号を該入力信号の振幅以上の振幅に増幅して出力
   する信号増幅機能とラッチ機能を有し相補入力端子を備
   えたＦＥＴ型入力回路と、 前記ＦＥＴ型出力回路のそれぞれの出力端子と前記ＦＥ
   Ｔ型入力回路の入力端子をそれぞれ結ぶ任意インピーダ
   ンスの伝送線路と、 この伝送線路のそれぞれにインピーダンス整合用に一端
   を該伝送線路に接続し、他端を中電位電源に接続した抵
   抗と、 を有するＦＥＴ型インタフェース回路であって、 前記各ＦＥＴ型出力回路に、 前記第１の信号駆動回路の出力を入力として、該入力を
   遅延して出力する遅延回路と、 この遅延回路の入力あるいは前記第１の信号駆動回路の
   出力を第１の入力とし、該遅延回路の出力を第２の入力
   とし、この第２の入力により第１の入力と出力の導通状
   態を切り換えるスイッチ回路と、 前記遅延回路の出力を第１の入力とし、高電位電源を第
   ２の入力とし、該スイッチ回路の出力と共通な出力を持
   ち、第１の入力が該スイッチ回路を非導通状態にする
   時、第２の入力と出力を導通状態にする電位固定回路
   と、 該スイッチ回路の出力を第１の入力とし、高電位電源を
   第２の入力とし、ＦＥＴ型出力回路の出力を出力とする
   第２の信号駆動回路と、 からなる加速回路を有することを特徴とするＦＥＴ型イ
   ンタフェース回路。
4. 【請求項４】 請求項１に記載のＦＥＴ型インタフェー
   ス回路において、 第１の信号駆動回路の出力を入力として、該入力を遅延
   して出力する遅延回路と、 この遅延回路の入力あるいは前記第１の信号駆動回路の
   出力を第１の入力とし、前記遅延回路の出力を第２の入
   力とし、この第２の入力により第１の入力と出力の導通
   状態を切り換えるスイッチ回路と、 該遅延回路の出力を第１の入力とし、低電位電源を第２
   の入力とし、前記スイッチ回路の出力と共通な出力を持
   ち、前記第１の入力が該スイッチ回路を非導通状態にす
   る時、前記第２の入力と出力を導通状態とする電位固定
   回路と、 前記スイッチ回路の出力を第１の入力とし、低電位電源
   を第２の入力とし、ＦＥＴ型出力回路の出力を出力とす
   る第３の信号駆動回路とからなる加速回路を有し、 前記ＦＥＴ型入力回路を信号増幅機能とラッチ機能を有
   する回路で構成したことを特徴とするＦＥＴ型インタフ
   ェース回路。