JPH027466A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に超高速動作と
低消費電力動作を両立させた、超高速度、超高集積密度
の半導体集積回路装置に関する。

〔従来の技術〕

論理半導体集積回路装置や、メモリ、アナログ部分等を
含む半導体集積回路装置（以下ＬＳＩという）の論理部
分は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、あ
るいはフリップフロップ回路等のように、１ゲ一ト回路
から数１０ゲート回路規模の論理的にまとまりのある機
能セルの集合とみなすことができる。よって論理ＬＳＩ
を設計することは、所望の機能を満足するようにこれら
ゲート回路や機能セルをチップ上に配置し相互接続する
ことと言える。実際には、これらの作業を人手で行なう
ことは無理であり、通常ゲートアレイ方式やスタンダー
ドセル方式などのように、電子計算機を用いた自動化の
進めやすい手法が用いられている。また、論理設計や配
置・配線設計等各設計段階において、設計を容易にする
ために全体をいくつかの機能ブロックに分割することが
ある。

ところで、ゲート回路や機能セルには、論理処理の働き
と同時に負荷容量駆動の働きも持たせなければならない
。負荷容量は出力に接続される次段のゲート回路の入力
容量と配線容量とから成っており、次段のゲート回路数
（ファンアウト数）と次段のゲート回路までの配線長に
よって大きく異なる。

ゲート回路あるいは機能セルの遅延時間は、この負荷容
量とゲート回路あるいは機能セルの電流駆動能力で決ま
るので、厳密には負荷容量に応じて各ゲート回路あるい
は機能セルの電流駆動能力には最適値が存在する。この
電流駆動能力とは、例えばＥＣＬ回路の場合にはゲート
回路に流れている定電流源の電流値で決まり、０Ｍ０３
回路の場合にはトランジスタのチャネル幅とチャネル長
の比で決まる。

しかし、各ゲート回路あるいは機能セルの電流駆動能力
を最適設計することは、正確な配線容量がＬＳＩの設計
終了時でないとわからないことや非常に多くの設計時間
を要するなどのために現実的ではない。

そこで標準的な負荷状態を想定して、すべてのゲート回
路あるいは機能セルの電流駆動能力を設計しておく。例
えば、ゲートアレイ方式だとファンアウト数は３で、平
均配線長は３ＩＩＩＩ１１程度を想定する。ただし標準
的な負荷状態よりも非常に大きな負荷を駆動する場合に
は、ゲート回路や機能セルの電流駆動能力を上げたり、
特別なドライバー回路を接続したりする。

バイポーラトランジスタを使ったＬＳＩでは、消費電力
性能を多少犠牲にしてもその電流駆動能力を生かして超
高速化が進められている。よく用いられているＥＣＬ回
路では信号振幅が０゜４〜０．６Ｖ程度と小さいことも
あって、１ゲ一ト回路当たりの遅延時間は無負荷で１０
０ｐｓｅｃ以下、標準的な負荷状態で２００〜３００ｐ
ｓｅｃ程度が実現されており、数千ゲート回路の集積度
のゲートアレイ方式ＬＳＩが実用になっている。

ＦＥＴ素子、特に０Ｍ０３回路を使ったＬＳＩでは、素
子のスゲ−リングによる微細化で高速化が、また低消費
電力性を生かしてより一層の高集積化が進められている
。現在数子方トランジスタを用いたマイクロプロセッサ
や、数万ゲート回路の集積度のゲートアレイ方式やスタ
ンダードセル方式の論理ＬＳＩが実用になっている。

また、ＦＥＴ素子は電流駆動能力がバイポーラトランジ
スタと比較して劣るので、大容量負荷を高速に駆動する
のは困難である。

そこで０Ｍ０３回路の低消費電力性とバイポーラトラン
ジスタの高電流駆動能力というそれぞれの長所を活かし
た複合回路であるＢ　１−ＣＭＯＳ回路が最近開発され
実用になっている。この回路では論理はＣＭＯＳ回路で
行ない、負荷駆動をバイポーラトランジスタで行なう構
成となっている。

〔発明が解決しようとする課題〕

ところが上述した従来の半導体集積回路装置（ＬＳ　Ｉ
　）では、より一層の高速化と高集積化を追求していく
と、両者の要求を同時に満足させることが困難になると
いう欠点がある。また、ノイズマージンが低下したり、
設計時間の増大や経済性の悪化を来たすという欠点もあ
る。

即ち、バイポーラトランジスタを使ったＬＳＩや、ＦＥ
Ｔ素子でもＣＭＯＳ回路以外回路構成のＬＳＩでは、回
路的に直流電流が流れてしまうので消費電力が小さくで
きず、消費電力の点で高集積化の限界が生じてしまう。

一方、消費電力を小さくするために直流電流を小さく設
計すると、１ゲ一ト回路当たりの遅延時間が大きくなっ
たり、論理回路のしきい値が変化してノイズマージンが
小さくなったりしてしまう。

また、従来のＬＳＩでは、設計を容易にするために階層
設計やブロック分割は行なっていているものの、配線長
の考えに立った階層構造やブロック分割になっていない
ので、平均配線長は非常に長くなり、配線容量は非常に
大きくなる。この傾向はＬＳＩの高集積化と共にチップ
が大きくなるとますます顕著になる。

ＦＥＴ素子を使ったＬＳＩでは素子のスケーリングによ
り高速化と高集積化を進めているが、標準的な負荷容量
を小さくできないので電流駆動能力を大きくするなめに
トランジスタのチャネル幅を小さくできず、高集積化に
限界が生じてしまう。さらにトランジスタのチャネル幅
を大きくするとゲート回路あるいは機能セルの入力容量
が増大するなめ１ゲ一ト回路当たりの消費電力が増大し
、ＣＭＯＳ回路　Ｉといえども問題になってくる。

また平均配線長が長くなるとその分散値も大きくなるが
、正確な配線長は、ＬＳＩの設計終了時でないとわから
ないため、初期に見積もった負荷と大きく異なる場合に
は再設計しなければならない。これは設計のくり返しを
意味し、設計に多大な時間がかかってしまう。

ＣＭＯＳ回路において大容量負荷を高速に駆動するなめ
に、前述したようにＢ　ｉ−ＣＭＯＳ回路が実用になっ
ているが、ＦＥＴ素子と比較してバイポーラトランジス
タは平面方向の微細化が困難なためにゲートあるいは機
能セルの面積が非常に大きくなってしまう。そのためＣ
ＭＯＳ回路で構成したゲート回路あるいは機能セルの並
びの中にランダムにバイポーラトランジスタの回路を配
置するのは困難になる。また一般にバイポーラトランジ
スタはＦＥＴ素子と比較して結晶欠陥等に弱いため歩留
りが悪く数多くのバイポーラ１〜ランジスタを用いるこ
とは経済的に困難である。

本発明の目的は、高速化及び高集積化を両立させて向上
させることができ、かつノイズマージンの低下、設計時
間の増大及び経済性の悪化を除去することができる半導
体集積回路装置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、それぞれＭＯＳトラン
ジスタを備えて形成され所定の信号振幅で動作して所定
の論理処理を行う複数の論理ブロックと、バイポーラト
ランジスタ及びＭＯＳトランジスタの少なくとも一方で
形成されて前記各論理ブロックの信号入力端にそれぞれ
設けられ、これら各論理ブロックの動作信号振幅より小
さい振幅の入力信号をこれら各論理ブロックの動作信号
振幅に変換して伝達する複数の入力信号レベル変換器と
、バイポーラトランジスタ及びＭＯＳトランジスタの少
なくとも一方で形成されて前記各論理ブロックの信号出
力端にそれぞれ設けられ、これら各論理ブロックの出力
信号をこれら各論理ブロックの動作信号振幅より小さい
振幅に変換して出力する複数の出力信号レベル変換器と
を有している。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。

この実施例は、それぞれＭＯＳトランジスタを備えて形
成され所定の信号振幅で動作して所定の論理処理を行う
複数の論理ブロック１１Ａ。

１１ａと、バイポーラトランジスタ及びＭＯＳトランジ
スタの少なくとも一方で形成されて各論理ブロックＩＩ
Ａ、ＩＩＢの信号入力端にそれぞれ設けられ、これら各
論理ブロック１１Ａ、ＩＩＢの動作信号振幅より小さい
振幅の入力信号ＩＮ１〜Ｉ　Ｎｎ、　　（ＯＵＴＡＩ〜
ＯＵ　Ｔ　Ａｆｆｌ）をこれら各論理ブロック１１Ａ、
ＩＩＢの動作信号振幅に変換して伝達（ＶＡＩ）する複
数の入力信号レベル変換器１２Ａ、１２Ｂと、バイポー
ラトランジスタ及びＭＯＳトランジスタの少なくとも一
方で形成されて各論理ブロック１１Ａ’、ＩＩＢの出力
信号（Ｖ　Ａ□、ＶＢ□）をこれら各論理ブロック１１
Ａ。

１１Ｂの動作信号振幅より小さい振幅に変換して出力（
ＯＵＴＡ１〜０ＵＴＡｆｆｉ、ｏＵＴ８．〜ｏＵＴｎ２
〉する複数の出力信号レベル変換器１３Ａ１３ａとを有
する構成となっている。なお、論理ブロックＩＩＡ、１
１Ｂと前後の入力レベル変換器１２Ａ、１２Ｂ及び出力
信号レベル変換器１３Ａ、１３Ｂとによりそれぞれ機能
ブロックＬＡ、１Ｂを構成している。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための各部信号の
波形図である。

論理ブロック１１Ａ、１１Ｂは主にＭＯＳトランジスタ
で形成され、信号振幅はノイズマージンを確保するなめ
２．０Ｖに設定されている。

一方、機能ブロックＬＡ、ＩＢ間及び入力信号ＩＮ、〜
ＩＮｎの信号振幅は１．２Ｖとして論理ブロックＩＩＡ
、１１Ｂ内の信号振幅より小さく設定されている。した
がって、入力信号レベル変換器１２Ａ、１２Ｂは１．２
Ｖの信号振幅を２．０■に変換するように構成され、ま
た出力信号レベル変換器１３Ａ、１３Ｂは２，０■の信
号振幅を１．２Ｖに変換して機能ブロックＬＡ。

１８間の長い配線を駆動できるように構成される。　論
理ブロック１１＾、１１Ｂは特に低消費電力性に優れて
いる０Ｍ０３回路で構成するのが望ましい。

論理ブロックＩＩＡ、ＩＩＢ内の各論理ゲートにとって
駆動しなければならない負荷容量は主に次段の論理ゲー
トの入力容量と配線容量とである。この実施例の論理ブ
ロックＩＩＡ、ＩＩＢは、例えば−辺の長さを１　ｍｍ
程度とその幾可学的寸法を小さく設定することができる
ため、従来の半導体集積回路装置と比較すると平均配線
長および配線容量を１／１０程度にすることができる。

よって負荷容量自体も小さくできるし、負荷容量に占め
る配線容量の割合−も小さくできるため、チャネル幅の
小さいＭＯＳＦＥＴを用いても遅延時間の短い論理ゲー
トを構成することができる。さらにチャネル幅の小さい
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを用いることで１論理ゲート当た
りの消費電力を小さくすることができる。また負荷容量
を小さくできるなめに論理ブロックの電源電圧を下げて
トランジスタの駆動能力を下げても遅延時間の劣化はほ
とんどない。

第３図は入力信号レベル変換器１２Ａ、１２Ｂの１信号
当りの具体的な回路の一例であり、通常のＣＭＯＳイン
バータで構成されている。ＭＴＩはＰチャネルのＭＯＳ
ＦＥＴ、ＭＴ２はＮチャネルのＭＯＳＦＥＴである。

第２図に示された信号レベルから明らかなように、入力
信号ＩＮの高レベルが高電圧電源値Ｏ■より低いので、
電源供給端子間の直流貫通電流をおさえるためにＰチャ
ネルのＭＯＳＦＥＴＭＴＩのしきい値電圧を−０，８Ｖ
程度に設定することが望ましい。またインバータの論理
しきい値電圧が入力信号レベルの中央付近になるように
ＰチャネルのＭＯＳＦＥＴＭＴＩとＮチャネルのＭＯＳ
ＦＥＴＭＴ２のチャネル幅を調整することが望ましい。

第４図は出力信号レベル変換器１３Ａ、１３Ｂの１信号
当りの具体的な回路の一例であり、ＭＴ３はＰチャネル
のＭＯＳＦＥＴ−ＭＴ４はＮチャネルのＭＯＳＦＥＴ、
ＢＴＩはＮＰＮ型のバイポータトランジスタ、ＭＴ５は
ＮチャネルのＭＯＳＦＥＴである。

入力信号ＩＮが低レベルの時は、ＭＯＳＦＥＴＭＴ３が
導通してバイポーラトランジスタＢＴＩのベースに電流
を流し込み、このバイポーラトランジスタＢＴＩが導通
することによって負荷側を充電する。この場合、バイポ
ーラトランジスタＢＴ１のベース電位は高電圧電源値Ｏ
Ｖまで上昇するが出力端子であるバイポーラトランジス
タＢＴ１のエミッタは−０，８Ｖ程度までしか上昇しな
い 入力信号ＩＮが高レベルの時はＭＯＳＦＥＴＭＴ５が導
通し、出力は低電圧電源値−２Ｖまで下がる。出力信号
レベル変換器１３Ａ、１３ｎは機能ブロック（ＬＡ、１
Ｂ）間の長い配線を駆動する必要があるが、この回路で
は充電時はバイポーラトランジスタＢＴＩが、放電時に
はチャネル幅を大きく設定したＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
ＩＶＩ　Ｔ　５が駆動トランジスタとなり、信号振幅が
約１．２■と小さいためもあって高負荷容量を高速に駆
動することができる。

なおこの出力信号レベル変換器１３Ａ、１３ｎは、論理
ブロック１１Ａ、１１Ｂ内の論理ゲー′トと比較すると
一段当たりの面積は２〜３倍程度、消費電力は５〜２０
倍程度になるが、その数は１／１００程度になるため全
体に及ぼす影響は小さい。

第５図は本発明の第２の実施例の一例を示すブロック図
である。

この実施例は、入力信号レベル変換器１２ｃ。

論理ブロックｌｌｃ及び出力信号レベル変換器１３ｃの
電源電圧が異なる場合の例を示している。

この実施例において例えば電源電圧、ＶＥＥＩを−３，
３Ｖ、電源電圧ＶＥＥ２　、　Ｖｐ、２３を−２，ＯＶ
とし、論理ブロックｌｌｃ内の信号振幅を２゜ＯＶ９機
能ブロック間の信号振幅を０．４Ｖとした。

第６図は入力信号レベル変換器１２ｃの１信号当りの具
体的な回路の一例であり、エミッタフォロアー回路とＥ
ＣＬ回路°とを組み合わせたものである。

Ｃ３Ｉ、Ｃ３２は低電流源、Ｖ　ｒ　ｅ　ｆは基準電圧
を示す。

出力信号ＯＵＴの振幅は定電流源Ｃ３２の電流値と抵抗
Ｒ２の抵抗値で設定でき、出力信号ＯＵＴの振幅を２．
ＯＶ、電流値を１００μＡとした場合、抵抗Ｒ２は２０
にΩとなる。この回路の場合、抵抗Ｒ１はなくてもよい
し、また定電流源Ｃ８１の電流値は定電流源Ｃ３２の電
流値とは独立に設定することができる。

第７図は出力信号レベル変換器１３ｃの１信号当りの具
体的な回路の一例であり、０Ｍ０３回路とバイポーラト
ランジスタとの複合回路で通常Ｂ　ｉ　−０Ｍ０３回路
と呼ばれている。

ＭＴ６はＰチャネルのＭＯＳＦＥＴ、ＭＴ７〜ＭＴ９は
ＮチャネルのＭＯＳＦＥＴ、ＢＴＳ　　ＢＴ６はＮＰＮ
型のバイポーラトランジスタである。

入力信号ＩＮが低レベルの時はＭＯＳＦＥＴＭＴ６が導
通してバイポーラトランジスタＢＴ５のベースに電流を
流し込み、バイポーラトランジスタＢＴ５が導通するこ
とによって負荷側を充電する。この場合、バイポーラト
ランジスタＢＴ５のベース電位は高電圧電源値０■まで
上昇するが、出力端子であるバイポーラトランジスタＢ
Ｔ５のエミッタは−０，８Ｖ程度までしか上昇しない。

入力信号ＩＮが高レベルの時はＭＯＳＦＥＴＭ１゛８が
導通してバイポーラトランジスタＢＴ６のベースに電流
を流し込み、バイポーラトランジスタＢＴ６が導通する
ことによって負荷側が放電される。この場合、バイポー
ラトランジスタＢＴ６のベース電位と出力端子の電位と
はほぼ同じになり、−，１，２Ｖ程度まで下がるとバイ
ポーラトランジスタＢＴ６及びＭＯＳＦＥＴＭＴ９とが
非導通状態となってそれ以上は下がらない。

第８図は出力信号レベル変換器１３゜の他の例であり、
ＭＴＩＯはＰチャネルのＭＯＳＦＥＴ、ＭＴＩＩはＮチ
ャネルのＭＯＳＦＥＴ、ＢＴ７はＮＰＮ型のバイポーラ
トランジスタ、ＢＴＳはＰＮＰ型のバイポーラトランジ
スタである。

入力信号ＩＮが低レベルの時、ＭＯＳＦＥＴ１０が導通
してバイポーラトランジスタＢＴ７のベースに電流を流
し込み、バイポーラトランジスタＢＴ７が導通すること
によって負荷側を充電する。バイポーラトランジスタＢ
Ｔ７のベース電位は高電圧電源値ｏＶまで上昇するが、
出力端子であるバイポーラＩ・ランジスタＢ　’Ｉ’　
７のエミッタ電位は−０，８Ｖ程度までしか上昇しない
。

入力信号ＩＮが高レベルの時、ＭＯ３ＦＥＴＭ１゛１１
が導通してバイポーラトランジスタＢＴｇのベースから
電流を引き抜き、バイポーラトランジスタＢＴ８が導通
することによって負荷側が放電される。この時バイポー
ラトランジスタＢＴ８のベース電位は低電圧電源（ｆｉ
−２，ＯＶまで低下するが、出力端子であるバイポーラ
トランジスタＢＴ８のエミッタ電位は−１，２Ｖ程度ま
でしが低下しない。

また異なる電源電圧ＶＥＥＩ〜Ｖ　Ｅ、３は半導体集積
回路装置の外がら供給することもできるし、第９図に示
すように、半導体集積回路装置内に定電圧発生回路２を
備えてここから供給することもできる。

これら実施例において、論理ブロック１１Ａ〜１１ｃの
動作信号振幅が２．０Ｖ、機能ブロックＬＡ、ＩＣ間の
信号振幅が１．２Ｖ、０．４Ｖの場合について説明した
が、これらに限らず他の信号振幅値であってもよい。ま
た電源電圧についても同様である。

〔発明の効果〕

以上説明したように本発明は、各論理ブロックの入力端
及び出力端にそれぞれ信号レベル変換器を設けて小面積
の複数の機能ブロックを形成し、これら機能ブロック間
の信号振幅を各論理ブロックの動作信号振幅より小さく
して伝達する構成とすることにより、ノイズマージンの
低下、設計時間の増大及び経済性の悪化がなく、高速化
と高集積化とを両立させて向上させることができる効果
がある。

つまり、上述した機能ブロックの幾何学的寸法を小さく
設定することができるなめに、機能ブロック内の平均配
線長およびその分散値を従来の半導体集積回路装置と比
較すると１／１０程度にすることができる。

その結果、各論理ブロック内では、負荷容量が小さくで
きるためにチャネル幅の小さいトランジスタも用いても
高速な論理ゲートが実現でき、また消費電力および面積
の両面から高集積化が実現できる。しかも、信号振幅が
大きいので、ノイズマージンを確保することができる。

さらに機能ブロック内の配線長の分散値が小さいために
、設計初期に見積もった配線容量と実際の配線容量との
誤差が小さくなるので再設計の可能性がなくなる。

一方、配線長が長くなる機能ブロック間においても、信
号振幅を小さくすることで高速化と低消費電力化が、ま
た信号レベル変換器では多少複雑でも駆動能力の優れた
素子及び回路を用いることで高速化が実現できる。この
信号レベル変換器の数は論理ゲート数の１／１００程度
にできるため、面積、消費電力及び歩留りによる経済性
等が全体に及ぼす影響は小さいものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
１１１は第１図に示された実施例の動作を説明するため
の各部信号の波形図、第３図及び第４図はそれぞれ第１
図に示された実施例の入力レベル変換器及び出力信号レ
ベル変換器の１信号当りの具体的な回路の一例を示す回
路図、第５図は本発明の第２の実施例を示すブロック図
、第６図及び第７図、第８図はそれぞれ第５図に示され
た実施例の入力信号レベル変換器及び出力信号レベル変
換器の１信号当りの具体的な回路の一例を示す回路図、
第９図は本発明の第３の実施例を示すブロック図である
。 ■Ａ〜１ｃ・・・機能ブロック、２・・・定電圧発生回
路、１１Ａ〜ｌｌｃ・・・論理ブロック、１２Ａ〜１２
ｃ・・・入力信号レベル変換器、１３Ａ〜１３ｃ・・・
出力信号レベル変換器、ＢＴＩ〜ＢＴ８・・・バイポー
ラトランジスタ、Ｃ３Ｉ、Ｃ３２・・・定電流源、ＭＴ
Ｉ〜ＭＴＩＩ・・・ＭＯＳＦＥＴ、Ｒ１゜Ｒ２、・・・
抵抗。 タフ図 り ６図 ３７図 メど因 瀝３図 課４園 厖６因 」劉

Claims (1)

【特許請求の範囲】
1. それぞれＭＯＳトランジスタを備えて形成され所定の信
   号振幅で動作して所定の論理処理を行う複数の論理ブロ
   ックと、バイポーラトランジスタ及びＭＯＳトランジス
   タの少なくとも一方で形成されて前記各論理ブロックの
   信号入力端にそれぞれ設けられ、これら各論理ブロック
   の動作信号振幅より小さい振幅の入力信号をこれら各論
   理ブロックの動作信号振幅に変換して伝達する複数の入
   力信号レベル変換器と、バイポーラトランジスタ及びＭ
   ＯＳトランジスタの少なくとも一方で形成されて前記各
   論理ブロックの信号出力端にそれぞれ設けられ、これら
   各論理ブロックの出力信号をこれら各論理ブロックの動
   作信号振幅より小さい振幅に変換して出力する複数の出
   力信号レベル変換器とを有することを特徴とする半導体
   集積回路装置。