JP2017168732A - 半導体装置 - Google Patents

Abstract

【課題】半導体基板の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とする。【解決手段】第１シールリング２１のうち第１〜第３ビア２２ａ〜２２ｃおよび第１〜第３導体パターン２３ａ〜２３ｃにて構成される表面構造体が第１〜第６層間絶縁膜１２ａ〜１２ｆの厚み方向全域に形成されるようにする。また、第１シールリング２１のうち裏面構造体を構成するＴＳＶ２４が半導体基板１１の厚み方向の全域に形成されるようにする。【選択図】図３

Description

本発明は、半導体集積回路などが形成された半導体チップの外周をシールリングにて補強した半導体装置に関するものである。

従来より、半導体チップの外周をシールリングにて補強することで、ダイシング時や半導体チップのピックアップ時に半導体チップの外縁に生じたチッピングがチップ内周のアクティブ領域に伝わることを抑制する技術がある。例えば、特許文献１では、半導体基板の表面上に形成される層間絶縁膜の内部に、半導体チップの外周に沿って、配線層およびスルーホールビア（以下、ＴＳＶという）によるガードリング構造を形成している。さらに、ガードリング構造と対応する位置において、半導体基板の裏面から凹部を形成している。このように、シールリングがガードリング構造と半導体基板の裏面側の凹部とによって構成されている。

このような構造によれば、層間絶縁膜に入ったチッピングについてはガードリング構造によってアクティブ領域への進展を止めることができ、半導体基板に入ったチッピングについては裏面側の凹部によってアクティブ領域への進展を止めることができる。

特開２０１２−２０４６１８号公報

しかしながら、特許文献１に開示されているシールリング構造では、半導体基板の表面側、つまりガードリング構造と裏面側の凹部との間においてはチッピングの進展を防ぐことができない。また、半導体基板の裏面側に凹部が残る状態になるため、凹部において基板厚さが薄くなり、基板強度が弱くなるという問題もある。

本発明は上記点に鑑みて、半導体基板の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造を備えた半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置は、半導体チップの外周部にシールリング（２０〜２１）を備えた半導体装置であって、表面および裏面を有する半導体基板（１１）と、半導体基板の表面側に配置され、貫通孔が形成された層間絶縁膜（１２ａ〜１２ｆ）と、貫通孔内に形成された金属にて構成されるビア（２２ａ〜２２ｃ、２７ａ〜２７ｃ）と、層間絶縁膜の上に形成されると共にビアに接続された金属にて構成された導体パターン（２３ａ〜２３ｃ、２８ａ〜２８ｃ）と、を含む表面構造体と、半導体基板の表面と裏面との間を貫通し、半導体基板を構成する半導体材料よりも高い強度を有すると共に表面構造体に接続されたＴＳＶ（２４、２９）を含む裏面構造体と、を有するシールリングと、を備える。

このような構成によれば、シールリングが層間絶縁膜の厚み方向および半導体基板の厚み方向の全域に形成されているため、チッピングが発生してもアクティブ領域への進展を防ぐことができる。また、半導体基板の形成されたＴＳＶは、貫通孔内を例えば絶縁膜や金属部によって充填した構造であるため、ＴＳＶが形成された部分の基板強度が弱くなることもない。よって、半導体基板１１み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の上面図である。 図１中の一点鎖線で囲んだ領域IIの拡大レイアウト図である。 図２中のIII−III断面図である。 図２および図３中のIV−IV断面図である。 図１に示す半導体装置のダイシング前の様子を示した拡大上面図である。 図１に示す半導体装置のダイシング前の様子を示した拡大断面図である。 第２実施形態にかかる半導体装置における図１中の領域IIに相当する部分の拡大レイアウト図である。 図７中のVIII−VIII断面図である。 第２実施形態の変形例にかかる半導体装置における図１中の領域IIに相当する部分の拡大レイアウト図である。 第３実施形態にかかる半導体装置における図１中の領域IIに相当する部分の拡大レイアウト図である。 図１０中のXI-XI断面図である。 図１０中のXII-XII断面図である。 第３実施形態の変形例にかかる半導体装置における図１中の領域IIに相当する部分の拡大レイアウト図である。 図１３中のXIV−XIV断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態にかかる半導体装置について図１〜図６を参照して説明する。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。また、各図中に示したＸＹＺ方向は、各図において対応しており、半導体装置における一方向をＸ方向、Ｘ方向に垂直な一方向をＹ方向、ＸＹ平面に対する法線方向をＺ方向として表してある。

図１および図２に示すように、本実施形態にかかる半導体装置１０は、チップ単位に分割された半導体チップとされている。半導体装置１０には、内周部のアクティブ領域Ｒ１に図示しない半導体集積回路などが形成されており、その半導体集積回路を囲むように、半導体チップの外周部Ｒ２にシールリング２０が形成されている。

図３〜図４に示すように、半導体装置１０は、半導体基板１１の表面に層間絶縁膜１２が複数層形成され、さらに層間絶縁膜１２の表面に保護膜１３が形成されていると共に半導体基板１１の裏面にも保護膜１４が形成された構造とされている。図示していないが、半導体装置１０のアクティブ領域Ｒ１には、半導体集積回路を構成する各種半導体素子が形成されていると共に、各層間絶縁膜１２の間に形成される配線パターンや各層間絶縁膜１２を穴あけ加工して形成されるビアを通じて配線構造が形成されている。そして、図１に示すように、アクティブ領域Ｒ１を囲む外周領域に、シールリング２０が形成されている。

なお、本実施形態では、層間絶縁膜１２が第１〜第６層間絶縁膜１２ａ〜１２ｆまで形成され、配線パターンが３層構造とされている場合を例として挙げるが、これは単なる一例を示したに過ぎず、他の層数であっても構わない。

シールリング２０は、半導体装置１０における外周側端面に沿って形成された第１シールリング２１と第２シールリング２６の２つを有した構成とされている。第１シールリング２１は、半導体装置１０の最も外周側に配置されたものであり、第２シールリング２６よりも外側に配置されている。第２シールリング２６は第１シールリング２１より内側に形成されているが、アクティブ領域Ｒ１より外側に配置されている。

第１シールリング２１は、第１〜第３ビア２２ａ〜２２ｃと第１〜第３導体パターン２３ａ〜２３ｃおよびＴＳＶ２４を有した構成とされている。これらのうち第１〜第３ビア２２ａ〜２２ｃおよび第１〜第３導体パターン２３ａ〜２３ｃが第１シールリング２１における表面構造体を構成しており、ＴＳＶ２４が裏面構造体を構成している。

第１〜第３ビア２２ａ〜２２ｃは、第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅにそれぞれ形成されている。第１〜第３ビア２２ａ〜２２ｃは、半導体チップの内周側から外周側に向かう方向において複数個、例えば図２中では５個並べられて形成されており、半導体チップの外縁に沿って５列の四角形枠状に点在配置されている。ただし、第１ビア２２ａについては、ＴＳＶ２４と重なる部分において結合もしくは除去されており、その分、第２、第３ビア２２ｂ、２２ｃよりも数が少なくなっている。

第１〜第３ビア２２ａ〜２２ｃは、例えば、第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅそれぞれに形成された貫通孔内に接合用金属を埋め込むことによって形成されている。第１〜第３ビア２２ａ〜２２ｃは、接合用金属として一般的に使用されている金属、例えば銅やタングステンなどによって構成されている。これら第１〜第３ビア２２ａ〜２２ｃは、アクティブ領域Ｒ１の配線構造を構成するビアと共に形成される。

第１〜第３導体パターン２３ａ〜２３ｃは、それぞれ第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅの表面上に形成されている。これら第１〜第３導体パターン２３ａ〜２３ｃは、アクティブ領域Ｒ１の配線構造を構成する配線パターンと共に形成され、配線パターンを構成する金属、例えばアルミニウムなどによって構成されている。また、第１〜第３導体パターン２３ａ〜２３ｃの周囲には、第２、第４、第６層間絶縁膜１２ｂ、１２ｄ、１２ｆが形成されている。これら第２、第４、第６層間絶縁膜１２ｂ、１２ｄ、１２ｆは、第１〜第３導体パターン２３ａ〜２３ｃの表面と同一平面となるように形成されており、その上に第３、第５層間絶縁膜１２ｃ、１２ｅや保護膜１３が形成されている。

本実施形態の場合、第１〜第３導体パターン２３ａ〜２３ｃは、すべて同じ上面レイアウトで構成されており、第１〜第３ビア２２ａ〜２２ｃをすべて覆える幅とされている。換言すれば、第１〜第３導体パターン２３ａ〜２３ｃの幅、つまり半導体チップの内周側から外周側に向かう方向における寸法が、５列に並んだ第１〜第３ビア２２ａ〜２２ｃを覆える寸法とされている。また、この第１〜第３導体パターン２３ａ〜２３ｃの幅は、後述するＴＳＶ２の幅よりも大きな幅とされている。

ＴＳＶ２４は、半導体基板１１の裏面側から半導体基板１１を貫通している。本実施形態の場合は、ＴＳＶ２４は、半導体基板１１の裏面側の保護膜１４から半導体基板１１を貫通して、表面構造体に接続されている。本実施形態の場合、ＴＳＶ２４は、表面構造体のうちの第１導体パターン２３ａに接触させられているが、少なくとも表面構造体に接するように形成されていれば良く、第１ビア２２ａにのみ接触させられていても良い。ＴＳＶ２４は、半導体チップの外縁に沿って四角形枠状に形成されている。ＴＳＶ２４は、半導体基板１１の裏面から第１〜第６層間絶縁膜１２ａ〜１２ｆのいずれかまで達する四角形枠状の貫通孔の内壁に絶縁膜２４ａを介して金属部２４ｂが充填された構造とされている。絶縁膜２４ａは、例えば低温ＣＶＤ（chemical vapor deposition）などによって貫通孔の内壁を覆うように形成され、シリコン酸化膜などによって構成される。金属部２４ｂは、例えば銅などが充填されることによって構成されている。

なお、ＴＳＶ２４を形成するための貫通孔は、半導体基板１１の表面側の構造、例えば第１〜第６層間絶縁膜１２ａ〜１２ｆや第１シールリング２１の表面構造体および第２シールリング２６を形成した後に半導体基板１１の裏面側からエッチングを施すことで形成される。このとき、第１〜第３導体パターン２３ａ〜２３ｃの幅が貫通孔の幅よりも大きくされていることから、第１〜第３導体パターン２３ａ〜２３ｃがエッチングストッパーとして機能し、第１〜第６層間絶縁膜１２ａ〜１２ｆまで貫通しないようになっている。

第２シールリング２６は、第１〜第３ビア２７ａ〜２７ｃと第１〜第３導体パターン２８ａ〜２８ｃとを有した構成とされている。

第１〜第３ビア２７ａ〜２７ｃは、第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅにそれぞれ形成されている。第１〜第３ビア２７ａ〜２７ｃは、半導体チップの内周側から外周側に向かう方向において複数個、例えば図２中では８個並べられて形成されており、半導体チップの外縁に沿って５列の四角形枠状に点在配置されている。

第１〜第３ビア２７ａ〜２７ｃは、例えば、第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅそれぞれに形成された貫通孔内に接合用金属を埋め込むことによって形成されている。第１〜第３ビア２７ａ〜２７ｃは、接合用金属として一般的に使用されている金属、例えば銅やタングステンなどによって構成されている。これら第１〜第３ビア２７ａ〜２７ｃは、アクティブ領域Ｒ１の配線構造を構成するビアや第１シールリング２１に備えられる第１〜第３ビア２２ａ〜２２ｃと共に形成される。

第１〜第３導体パターン２８ａ〜２８ｃは、それぞれ第１、第３、第５層間絶縁膜１２ａ、１２ｃ、１２ｅの表面上に形成されている。これら第１〜第３導体パターン２８ａ〜２８ｃは、アクティブ領域Ｒ１の配線構造を構成する配線パターンや第１シールリング２１に備えられる第１〜第３導体パターン２３ａ〜２３ｃと共に形成される。また、第１〜第３導体パターン２８ａ〜２８ｃの周囲には、第２、第４、第６層間絶縁膜１２ｂ、１２ｄ、１２ｆが形成されている。これら第２、第４、第６層間絶縁膜１２ｂ、１２ｄ、１２ｆは、第１〜第３導体パターン２８ａ〜２８ｃの表面と同一平面となるように形成されており、その上に第３、第５層間絶縁膜１２ｃ、１２ｅや保護膜１３が形成されている。

このように構成される半導体装置１０では、第１シールリング２１のうち第１〜第３ビア２２ａ〜２２ｃおよび第１〜第３導体パターン２３ａ〜２３ｃにて構成される表面構造体が第１〜第６層間絶縁膜１２ａ〜１２ｆの厚み方向全域に形成されている。また、第１シールリング２１のうち裏面構造体を構成するＴＳＶ２４が半導体基板１１の厚み方向の全域に形成されている。

このため、半導体基板１１の厚み方向において第１シールリング２１が形成されていない場所、つまり分離しているような場所が存在していない。したがって、チッピングが第１シールリング２１の外側からアクティブ領域Ｒ１側に進展することを防止することができる。また、半導体基板１１の形成されたＴＳＶ２４は、貫通孔内を絶縁膜２４ａや金属部２４ｂによって充填した構造であるため、ＴＳＶ２４が形成された部分の基板強度が弱くなることもない。よって、半導体基板１１の厚み方向の全域においてチッピングの進展を防ぐことができ、かつ、基板強度の低下を抑制することができるシールリング構造とすることができる。

このように構成される半導体装置１０は、例えば、図５および図６に示されるように、スクライブラインを挟んで複数個連結されたウェハ状態のものをダイシングすることで形成される。このダイシング時やダイシング後のピックアップ時に半導体チップの外周側においてチッピングが生じ易い。しかしながら、上記したように、第１シールリング２１が第１〜第６層間絶縁膜１２ａ〜１２ｆの厚み方向および半導体基板１１の厚み方向の全域に形成されているため、チッピングが発生してもアクティブ領域Ｒ１への進展を防ぐことができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＴＳＶ２４の形状を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７および図８に示すように、本実施形態では、ＴＳＶ２４を四角柱形状で構成しており、半導体チップの外縁に沿って複数のＴＳＶ２４が例えば等間隔の点線状に点在させられた構造とされている。すなわち、半導体基板１１の裏面から複数の貫通孔を形成し、複数の貫通孔それぞれに対して絶縁膜２４ａを介して金属部２４ｂを充填した構造としている。各ＴＳＶ２４の幅、つまり半導体チップの内周側から外周側に向かう方向における寸法は、第１〜第３導体パターン２３ａ〜２３ｃの幅よりも小さくされている。

このように、ＴＳＶ２４を第１実施形態のような１つで構成するのではなく、複数個によって構成することもできる。チッピングは、面状に入る亀裂であるため、ＴＳＶ２４が複数個に分けられていても進展を防ぐことは可能である。したがって、本実施形態のようシールリング構造であっても、第１実施形態と同様の効果を得ることができる。

（第２実施形態の変形例）
上記第２実施形態では、ＴＳＶ２４を四角柱形状として複数個並べた構造としたが、図９に示すように、ＴＳＶ２４を円柱形上として複数個並べた構造としても良い。この場合、各ＴＳＶ２４の径は、第１〜第３導体パターン２３ａ〜２３ｃの幅よりも小さくされている。このような構造としても、第２実施形態と同様の効果を得ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して第１シールリング２１の構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように、ＴＳＶ２４を１つの四角形枠状で形成する場合を例に挙げて説明するが、第２実施形態およびその変形例で説明したようにＴＳＶ２４を複数個に分離した構造とする場合も同様の構造を適用できる。

図１０〜図１２に示すように、本実施形態では、第１シールリング２１を第１〜第３ビア２２ａ〜２２ｃと第１〜第３導体パターン２３ａ〜２３ｃおよびＴＳＶ２４に加えて、バンプ部２５を備えた構造としている。

バンプ部２５は、半導体基板１１の裏面側においてＴＳＶ２４と接続された導体パターンで構成されている。本実施形態の場合、バンプ部２５は、保護膜１４の表面に形成されており、第１〜第３導体パターン２３ａ〜２３ｃと同じ上面レイアウトとされている。

このように、バンプ部２５を備えることにより、ＴＳＶ２４のみとした場合と比較してシールリング２０の強度を高められ、よりチッピングがアクティブ領域Ｒ１に進展することを防止することが可能となる。特に、半導体基板１１の裏面側を伝ってチッピングが進展する形態においては、バンプ部２５によって広範囲に半導体基板１１の裏面側を覆えるため、さらにチッピングの進展を抑制することが可能となる。

（第３実施形態の変形例）
上記第１〜第３実施形態では、第１シールリング２１についてのみＴＳＶ２４を設けたり、バンプ部２５を備えたりしている。このような構造を第２シールリング２６についても備えるようにすることができる。

例えば、図１３および図１４に示すように、第２シールリング２６も、第１〜第３ビア２７ａ〜２７ｃと第１〜第３導体パターン２８ａ〜２８ｃに加えて、ＴＳＶ２９およびバンプ部３０を備えた構造とする。ＴＳＶ２９については、ＴＳＶ２４と同様に、貫通孔の内壁に絶縁膜２９ａを介して金属部２９ｂが充填された構造によって構成される。図１３に示す例では、ＴＳＶ２９およびバンプ部３０を半導体チップの外縁に沿って四角形枠状としているが、これらを第２実施形態に示したように複数個に分離した構造としても良い。

なお、図１３および図１４に示す例では、第２シールリング２６をＴＳＶ２９とバンプ部３０の両方とも備えた構造としているが、ＴＳＶ２９のみとする構造としても良い。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態で例示したシールリング２０を構成する各ビア２２ａ〜２２ｃ、２７ａ〜２７ｃや各導体パターン２３ａ〜２３ｃ、２８ａ〜２８ｃの数は一例であり、他の数であっても構わない。また、第１シールリング２１と第２シールリング２６とで、各ビア２２ａ〜２２ｃ、２７ａ〜２７ｃや各導体パターン２３ａ〜２３ｃ、２８ａ〜２８ｃの数が同じ数であっても良い。また、第１シールリング２１と第２シールリング２６とで、各導体パターン２３ａ〜２３ｃ、２８ａ〜２８ｃやＴＳＶ２４、２９やバンプ部２５、３０の幅が同じであっても良い。

また、上記各実施形態では、シールリング２０と半導体基板１１との接続状態については説明していないが、シールリング２０に備えられる導体部分と半導体基板１１とを電気的に接続しても良い。その場合、例えば、ＴＳＶ２４を通じて半導体基板１１を接地電位に固定するなど、半導体基板１１を所望の電位とすることも可能である。

また、上記各実施形態では、ＴＳＶ２４、２９内に充填される充填材を金属部２４ｂ、２９ｂによって構成する例を示しているが、充填材としては少なくとも半導体基板１１を構成する半導体材料よりも強度が高い材料であれば良く、例えば樹脂であっても良い。

また、上記各実施形態では、第１導体パターン２３ａ、２７ａにＴＳＶ２４、２９が接続された構造としているが、第２、第３導体パターン２３ｂ、２３ｃ、２９ａ、２９ｂのいずれかに接続されていても良い。また、ＴＳＶ２４、２９を導体パターンに接続しているが、ポリシリコンなどに接続するようにしても良い。その場合、ＴＳＶ２４、２９を形成する際の貫通孔を形成する際にポリシリコンがエッチングされ得るため、エッチングを時間制御することで、貫通孔が層間絶縁膜を貫通してしまうことを防止すればよい。

また、上記各実施形態では、図１に示すように半導体装置１０を構成する半導体チップが四角形状となる例を示したが、必ずしも四角形状である必要はなく、例えば、角部が面取りされた多角形状などであっても良い。その場合でも、半導体チップの外縁に沿ってシールリング２０を備え、ＴＳＶ２４、２９を枠体形状もしくは点線状に点在させるように備えることで、上記各実施形態と同様の効果を得ることができる。

１０ 半導体装置
１１ 半導体基板
１２ 層間絶縁膜
２０ シールリング
２１、２６ 第１、第２シールリング
２２ａ ビア
２２ａ〜２２ｃ、２７ａ〜２７ｃ ビア
２３ａ〜２３ｃ、２８ａ〜２８ｃ 導体パターン
２４、２９ ＴＳＶ
２５ バンプ部

Claims (5)

1. 半導体チップの外周部にシールリング（２０〜２１）を備えた半導体装置であって、
   表面および裏面を有する半導体基板（１１）と、
   前記半導体基板の表面側に配置され、貫通孔が形成された層間絶縁膜（１２ａ〜１２ｆ）と、
   前記貫通孔内に形成された金属にて構成されるビア（２２ａ〜２２ｃ、２７ａ〜２７ｃ）と、前記層間絶縁膜の上に形成されると共に前記ビアに接続された金属にて構成された導体パターン（２３ａ〜２３ｃ、２８ａ〜２８ｃ）と、を含む表面構造体と、前記半導体基板の表面と裏面との間を貫通し、前記半導体基板を構成する半導体材料よりも高い強度を有すると共に前記表面構造体に接続されたスルーホールビア（２４、２９）を含む裏面構造体と、を有する前記シールリングと、を備える半導体装置。
2. 前記半導体基板の裏面側には、前記スルーホールビアに接続される金属にて構成されたバンプ部（２５、３０）が備えられている請求項１に記載の半導体装置。
3. 前記スルーホールビアは、前記半導体チップの外縁に沿って枠体形状とされている請求項１または２に記載の半導体装置。
4. 前記スルーホールビアは、前記半導体チップの外縁に沿って点線状に複数個備えられている請求項１または２に記載の半導体装置。
5. 前記半導体チップのうち前記シールリングが備えられた領域を外周領域（Ｒ２）とし、該外周領域の内側をアクティブ領域（Ｒ１）として、
   前記スルーホールのうち前記アクティブ領域とされる前記半導体チップの内周側から外周側に向かう方向における寸法と比較して、前記導体パターンにおける同方向の寸法の方が大きくされている請求項１ないし４のいずれか１つに記載の半導体装置。

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