CN112470269B - 带有贯穿衬底通孔的半导体器件 - Google Patents

带有贯穿衬底通孔的半导体器件 Download PDF

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Abstract

本发明涉及一种半导体器件(10)，包括半导体主体(11)；延伸穿过该半导体主体(11)的至少一部分的导电通孔(12)，其中所述通孔(12)具有顶侧(13)和背离该顶侧(13)的底侧(14)；在平行于横向方向(x)的平面中被布置在通孔(12)的底侧(14)处的蚀刻停止层(15)，其中横向方向(x)垂直于由通孔(12)的延伸主轴线给出的垂直方向(z)；以及在平行于横向方向(x)的平面中被布置在通孔(12)的底侧(14)处的导电接触层(16)。蚀刻停止层(15)在竖直方向(z)上被布置在导电通孔(12)和接触层(16)之间，蚀刻停止层(15)在横向方向(x)上的横向范围为通孔(12)在横向方向(x)上的横向范围的至少2.5倍，并且接触层(16)的横向范围小于通孔(12)的横向范围，或者接触层(16)的横向范围是通孔(12)的横向范围的至少2.5倍。

Description

带有贯穿衬底通孔的半导体器件
技术领域
本申请涉及一种半导体器件。
背景技术
为了与半导体器件的集成电路或者半导体器件的其他部分电接触，常用的方法是形成贯穿器件硅衬底的贯穿硅通孔。因此，在衬底中形成沟槽。沟槽至少部分地填充有导电接触材料，并且该接触材料与衬底是电隔离的。布置在衬底的电路侧的集成电路能够经由贯穿硅通孔电接触。在衬底的背离衬底电路侧的接触侧处，能够通过焊料凸点使贯穿硅通孔电接触。以此方式，能够从衬底的接触侧来电接触器件或集成电路。
贯穿硅通孔的接触材料在竖直方向上与多个金属层电连接，该多个金属层与贯穿硅通孔具有重叠。通常，多个金属层被布置在贯穿硅通孔的沟槽的下方。不同的金属层通过竖直连接而彼此电连接。金属层之一与贯穿硅通孔的接触材料直接接触。在金属层周围以及在金属层之间布置有非导电材料。因此，在大多数情况下，金属层和周围的非导电材料的热膨胀系数是不同的。因为热膨胀系数的这种不同，在半导体器件的加工过程中，有可能在贯穿硅通孔的接触材料中或在其接触材料周围或在金属层之一中出现裂缝。这些裂缝能够导致漏电流，或者导致灰尘或湿气能够进入半导体器件。因此，能够降低半导体器件的效率。
发明内容
本发明的一个目的是提供一种效率提高的半导体器件。
该目的通过独立权利要求的主题来实现。在从属权利要求中描述了进一步的改进方案和实施例。
在半导体器件的一个实施例中，半导体器件包括半导体主体。该半导体主体能够是衬底或晶圆。这意味着半导体主体是三维实体，并且能够是长方体。半导体主体包括能够例如是硅的半导体材料。
在半导体器件的一个实施例中，半导体器件包括导电通孔，该导电通孔延伸穿过半导体主体的至少一部分，并且其中通孔具有顶侧以及背离该顶侧的底侧。通孔能够形成为半导体主体中的沟槽，并且能够利用导电接触材料来对其进行涂覆或填充。沟槽可以被蚀刻到半导体器件中。接触材料能够例如是钨。
接触材料能够通过例如是二氧化硅的非导电材料与半导体主体的材料进行电隔离。通孔能够具有圆柱体的形状。在这种情况下，通孔的横向尺寸由圆柱体的直径给出。通孔的直径能够例如为40μm或80μm。
通孔的顶侧位于半导体主体的接触侧的平面中。在半导体主体的接触侧处，形成有沟槽，该沟槽形成通孔。沟槽的底表面被定位在通孔的底侧处。这意味着，沟槽被蚀刻直至底表面。在半导体主体的电路侧上能够布置有集成电路，该电路侧背离半导体主体的接触侧。
在半导体器件的一个实施例中，半导体器件包括导电蚀刻停止层，在平行于横向方向的平面中，该导电蚀刻停止层被布置在通孔的底侧处，其中该横向方向垂直于由通孔的延伸主轴线给出的竖直方向。在通孔的底侧处，布置有非导电材料。为了防止在通孔的蚀刻过程中将非导电材料也蚀刻掉，在竖直方向上将蚀刻停止层布置在通孔和非导电材料之间。蚀刻停止层能够包括金属，例如铝或铜。竖直方向垂直于半导体主体的延伸主平面。横向方向平行于半导体主体的延伸主平面。
在半导体器件的一个实施例中，在平行于横向方向的平面中，在半导体器件在通孔的底侧处包括至少一个导电接触层。接触层能够与半导体器件的其他部分电连接。例如，接触层能够与半导体器件的集成电路的电接触件电连接。通过将多个接触层布置在不同的竖直位置处，可以在不消耗器件更多面积的情况下，通过形成其他电接触或通孔来使半导体器件的不同部分电连接。
在半导体器件的一个实施例中，在竖直方向上，蚀刻停止层被布置在导电通孔和接触层之间。在竖直方向上，在蚀刻停止层和接触层之间布置有非导电材料。这意味着，蚀刻停止层和接触层不会彼此直接接触。
在半导体器件的一个实施例中，蚀刻停止层在横向方向上的横向范围是通孔在横向方向上的横向范围的至少2.5倍。通孔的横向范围和蚀刻停止层的横向范围是在横向方向上测量的。如果蚀刻停止层的形状是圆形，则横向方向上的横向范围由该圆形的直径给出。如果蚀刻停止层的形状是矩形，则横向方向上的延伸由该矩形在横向方向上的延伸给出。蚀刻停止层的横向范围大于通孔的横向范围。还可能的是，蚀刻停止层在横向方向上的横向范围是通孔在横向方向上的延伸的至少3倍。
在半导体器件的一个实施例中，接触层的横向范围小于通孔的横向范围，或者接触层的横向范围是通孔的横向伸展至少2.5倍。这意味着，接触层的横向范围能够小于或大于通孔的横向范围。如果接触层的横向范围大于通孔的横向范围，则接触层的横向范围是通孔的横向范围的至少2.5倍。如果接触层的形状是圆形，则该接触层在横向方向上的横向范围由该圆形的直径给出。如果接触层的形状是矩形，则该接触层在横向方向上的延伸由矩形的在横向方向上的侧边之一的延伸给出。还可能的是，接触层在横向方向上的横向范围是通孔在横向方向上的延伸的至少3倍。
有利地，因为蚀刻停止层的横向范围是通孔的横向范围的至少2.5倍，并且接触层的横向范围小于通孔的横向范围，或者接触层的横向范围是通孔的横向范围的至少2.5倍，从而避免了在通孔内或者在通孔的底侧处形成裂缝。蚀刻停止层和至少一个接触层与非导电材料机械接触。如果在加工过程中再次加热和冷却半导体器件，则蚀刻停止层的金属、接触层的金属以及通孔的接触材料的金属都会表现出与非导电材料不同的热膨胀。因此，裂缝能够出现在通孔周围。然而，如果蚀刻停止层的横向范围是通孔的横向范围的至少2.5倍，并且接触层的横向范围小于通孔的横向范围，或者接触层的横向范围是通孔的横向范围的至少2.5倍，则形成裂缝的机率会显著减小。因此，半导体器件能够更有效地操作。
在半导体器件的一个实施例中，半导体器件包括半导体主体和导电通孔，该导电通孔延伸穿过该半导体主体的至少一部分，其中该通孔具有在横向方向上给出的横向尺寸，并且其中该通孔具有顶侧以及背离该顶侧的底侧。该半导体还包括：导电蚀刻停止层，在平行于横向方向的平面中，该导电蚀刻停止层被布置在通孔的底侧处；以及至少一个导电接触层，在平行于横向方向的平面中，该导电接触层位于通孔的底侧处，其中，蚀刻停止层在横向方向上的横向范围大于通孔的横向尺寸，接触层在横向方向上的横向范围小于通孔的横向尺寸，并且在竖直方向上，蚀刻停止层被布置在导电通孔和接触层之间。
仿真得出了接触层在横向方向上的横向范围的优选值。为了进行仿真，在靠近通孔底侧的通孔侧壁中引入了裂缝。通过引入该裂缝来计算能量释放，并给出出现裂缝的机率。对于40μm的通孔直径，接触层在横向方向上的横向范围能够为10至39μm。接触层在横向方向上的横向范围能够为30μm。
在半导体器件的一个实施例中，蚀刻停止层被相对于通孔对称地布置。通孔能够具有平行于竖直方向的对称轴线。蚀刻停止层能够被相对于通孔的对称轴线对称地布置。由于蚀刻停止层的横向范围大于通孔的横向范围，因此蚀刻停止层在横向方向上比通孔进一步地延伸。在通孔的两侧上，蚀刻停止层能够在横向方向上比通孔进一步地延伸相同的量。
在半导体器件的一个实施例中，接触层被相对于通孔对称地布置。接触层能够被相对于通孔的对称轴线对称地布置。如果接触层的横向范围小于通孔的横向范围，则接触层的横向范围能够在通孔的两侧上比通孔的横向范围小相同的量。如果接触层的横向范围大于通孔的横向范围，则接触层的横向范围能够在通孔的两侧上比通孔的横向范围大相同的量。
在半导体器件的一个实施例中，蚀刻停止层在横向方向上的横向范围大于接触层在横向方向上的横向范围。通过相较于蚀刻停止层的横向范围减小接触层的横向范围，能够减小与非导电材料接触的导电材料的总量。以这种方式，能够减小在通孔内部或在通孔周围形成裂缝的机率。
在半导体器件的一个实施例中，接触层在横向方向上的横向范围大于蚀刻停止层在横向方向上的横向范围。以这种方式，接触层能够与半导体器件的远离通孔布置的其他部分电连接。
在半导体器件的一个实施例中，在平行于横向方向的平面中，在通孔的底侧处布置有至少另一接触层。该另一接触层能够例如在竖直方向上被布置在蚀刻停止层和接触层之间。该另一接触层能够包括导电材料。还可能的是，半导体器件还包括多个接触层。接触层能够被布置为接触层的堆叠，其中蚀刻停止层在竖直方向上被布置在通孔和该接触层的堆叠之间。这意味着，接触层在竖直方向上被彼此叠置地布置，并且优选地，它们具有相同的尺寸。在接触层之间布置有非导电材料。如果半导体器件包括多个接触层，则能够将半导体器件在竖直方向上远离蚀刻停止层的部分进行电接触。
在半导体器件的一个实施例中，该另一接触层的横向范围小于通孔的横向范围，或者该另一接触层的横向范围是通孔的横向范围的至少2.5倍。这意味着，该另一接触层的横向范围能够小于或者大于通孔的横向范围。如果该另一接触层的横向范围大于通孔的横向范围，则该另一接触层的横向范围是通孔的横向范围的至少2.5倍。还可能的是，该另一接触层在横向方向上的横向范围是通孔在横向方向上的延伸的至少3倍。该另一接触层的横向范围能够不同于接触层的横向范围。该另一接触层的横向范围能够大于接触层的横向范围。还可能的是，该另一接触层的横向范围小于接触层的横向范围。
在半导体器件的一个实施例中，蚀刻停止层包括铜和/或铝。如果蚀刻停止层包括铝，则蚀刻停止层的横向范围是通孔的横向范围的至少2.5倍。蚀刻停止层包括铜，则蚀刻停止层的横向范围是通孔的横向范围的至少3倍。以这种方式，有利地避免了在通孔内部和在通孔周围形成裂缝。
在半导体器件的一个实施例中，接触层包括铜和/或铝。如果接触层包括铝，则接触层的横向范围是通孔的横向范围的至少2.5倍。接触层包括铜，则接触层的横向范围是通孔的横向范围的至少3倍。以这种方式，有利地避免了在通孔内部和在通孔周围形成裂缝。
在半导体器件的一个实施例中，蚀刻停止层和接触层通过至少一个导电连接件进行电连接。蚀刻停止层和接触层能够通过多个连接件进行连接。如果半导体器件包括多个接触层，则接触层也能够通过连接件电连接。连接件能够在竖直方向上被布置在蚀刻停止层和接触层之间，并且它们能够平行于竖直方向。该连接件能够包括金属。
在半导体器件的一个实施例中，蚀刻停止层和接触层中的至少一个与半导体器件的集成电路电连接。半导体器件的集成电路能够包括电接触，该电接触能够与至少一个接触层之一或与蚀刻停止层电连接。因此，电触点能够在横向方向上紧邻至少一个接触层之一或紧邻蚀刻停止层地布置。半导体器件的集成电路能够在电路侧被布置在半导体主体上。
在半导体器件的一个实施例中，至少一个接触层中的至少一个是结构化层，该结构化层由非导电材料以格栅的形式构造。接触层能够被如此地构造，即在一些区域中该接触层包括金属，并且在其他区域中该接触层包括非导电材料。以这样的方式，形成了栅格。因此，由于金属的总量减小，所以降低了形成裂缝的机率。以栅格的形式构造的接触层在竖直方向上能够具有比蚀刻停止层更大的厚度。
在半导体器件的一个实施例中，蚀刻停止层和接触层接触单个通孔。半导体器件的每个通孔能够与专用蚀刻停止层和接触层进行接触。这样，每个通孔与其他通孔是电隔离的，同时减小了每个通孔内部或每个通孔周围形成裂缝的机率。此外，能够显著地减小在只有一个通孔的半导体器件中形成裂缝。在半导体器件的一个实施例中，接触层的横向范围是通孔的横向范围的至少5倍。接触层相对于通孔的进一步增大的横向范围能够导致进一步地降低在通孔内部或通孔周围形成裂缝的机率。
附图说明
以下附图描述能够进一步说明和解释示例性实施例。功能相同或具有相同效果的组件由相同的附图标记来表示。可能仅相对于首次出现的附图来对相同或效果相同的组件进行描述。在后续的附图中不必重复其描述。
图1示出了半导体器件的示例性实施例的剖视图。
图2、3、4、5和6示出了半导体器件的示例性实施例的一部分的剖视图。
图7示出了与接触层的横向范围有关的在通孔内部或在通孔周围形成裂缝的机率。
具体实施方式
在图1中示出了半导体器件10的示例性实施例的剖视图。半导体器件10包括半导体主体11。半导体主体11包括衬底27。衬底27能够例如包括硅。此外，在半导体主体11的电路侧24处，非导电材料22被布置在衬底27上。在非导电材料22内，布置有诸如金属的其他材料。另外，在半导体主体11的电路侧24处布置有集成电路18。
导电通孔12延伸穿过半导体主体11以及非导电材料22的一部分。通孔12具有延伸主轴线，该延伸主轴线垂直于衬底27的延伸主平面。这意味着通孔12的延伸主轴线平行于竖直方向z，该竖直方向垂直于衬底27的延伸主平面。通孔12具有在横向方向x(其垂直于竖直方向z)上给出的横向尺寸。这意味着横向方向x平行于衬底27的延伸主平面。通孔12具有背离非导电材料22的顶侧13。通孔12的底侧14被布置在通孔12的背离通孔12的顶侧13的一侧处。
通过在半导体主体11中从背离非导电材料22的接触侧23蚀刻沟槽20，能够在半导体主体11中形成通孔12。沟槽20包括内壁21，该内壁涂覆有隔离层26。隔离层26被沉积在通孔12的顶侧13处，使得衬底27也至少部分地覆盖有隔离层26。在沉积隔离层26之后，利用导电接触材料28对沟槽20的内壁21进行涂覆，该导电接触材料能够是钨。在沉积接触材料28之后，在沟槽20的内壁21处沉积钝化层25。此外，背接触件29被沉积在半导体主体11的接触侧23处，其中背接触件29能够是电接触的。背接触件29能够包括铝。半导体主体11的接触侧23部分地涂覆有另一钝化层25。
在该实施例中，通孔12的沟槽20未被隔离层26、钝化层25和接触材料28完全填充。这意味着通孔12包括内部容积，该内部容积没有隔离层26、接触材料28和钝化层25。
在通孔12的底侧14处，在平行于横向方向x的平面中布置导电蚀刻停止层15。当在半导体主体11中蚀刻沟槽20时，对半导体主体11和非导电材料22的材料进行蚀刻直至到达蚀刻停止层15。这意味着蚀刻停止层15起到蚀刻沟槽20时的蚀刻停止作用。
蚀刻停止层15能够由铝或铜形成，并且蚀刻停止层15在横向方向x上的横向范围是通孔12的横向范围的2.5倍。图1未按比例绘制。相对于竖直方向z，蚀刻停止层15被对称地布置在通孔12的下方。
在平行于横向方向x的平面中，将两个导电接触层16布置在通孔12的底侧14处，并且蚀刻停止层15在竖直方向z上被布置在通孔12和接触层16之间。这意味着两个接触层16在竖直方向z上被布置在蚀刻停止层15的下方，并且它们也被相对于竖直方向z对称地布置。接触层16在横向方向x上的横向范围小于通孔12的横向范围。接触层16能够包括铜和/或铝。
布置在第二接触层16和蚀刻停止层15之间的第一接触层16通过在竖直方向z上在蚀刻停止层15与第一接触层16之间延伸的导电连接件17与蚀刻停止层15电连接。第二接触层16通过在竖直方向z上在两个接触层16之间延伸的连接件17与第一接触层16电连接。蚀刻停止层15在通孔12的底侧14处与接触材料28进行机械接触和电接触。蚀刻停止层15、接触层16和连接件17被非导电材料22包围。
如果在加工过程中再次加热和冷却半导体器件10，则蚀刻停止层15的金属、接触层16的金属以及通孔12的接触材料28的金属会表现出与非导电材料22不同的热膨胀。因此，裂缝能够出现在通孔12周围。但是，由于接触层16在横向方向x上的横向范围小于通孔12的横向尺寸，因此金属与非导电材料22机械接触的总面积减小。如果接触层16在横向方向x上的横向范围小于或大于临界尺寸，则由于热膨胀系数的不同而不会形成裂缝。因此，能够使半导体器件10更有效地被操作。
在横向方向x上，能够紧邻接触层16和蚀刻停止层15地布置多个金属垫31。在这种情况下，金属垫31被布置在与蚀刻停止层15和接触层16相同的横向平面中。金属垫31能够包括金属，例如铝。金属垫31通过连接件17进行电连接。接触层16可以与金属垫31之一进行电连接。未在图1中示出的穿过半导体器件10的另一平面中，接触层16可以与金属垫31电连接。金属垫31与半导体器件10的导电的顶部接触件32以及集成电路18电连接。将半导体器件10的顶部接触件32布置在半导体器件10的顶部接触侧33处，该顶部接触侧背离半导体主体11的接触侧23。顶部接触件32在竖直方向z上的厚度能够大于蚀刻停止层15和接触层16的厚度。
在图2中示出了半导体器件10的示例性实施例的一部分的示意性剖视图。通孔12被布置在半导体主体11内，并且通孔12的内壁21涂覆有隔离层26和接触材料28。蚀刻停止层15被布置在通孔12的底侧14处。在通孔12的底侧14处还布置有五个接触层16。接触层16在横向方向x上的横向范围是通孔12的横向范围的至少2.5倍。在竖直方向z上距通孔12最远的接触层16要比在竖直方向z上的其他接触层16更厚。另外，该更厚的接触层16由非导电材料22构成。其被如此地构成，即形成了该更厚的接触层16的栅格结构。因此，由于金属的总量减小，所以能够降低形成裂缝的机率。
在图3中示出了半导体器件10的另一示例性实施例的一部分的示意性剖视图。示出了蚀刻停止层15在横向方向x上的横向范围是通孔12在横向方向x上的横向范围的至少2.5倍。这意味着，蚀刻停止层15的横向范围能够具有大于通孔12的横向范围的2.5倍并且不超过半导体器件的尺寸的任何值。蚀刻停止层内由虚线标记的区域是禁止区34。这意味着，蚀刻停止层15的横向范围在禁止区34内不具有任何值。该图进一步示出了接触层16的横向范围小于通孔12的横向范围，或者接触层16的横向范围是通孔12的横向范围的至少2.5倍。布置在接触层16内的另一禁止区34示出了接触层16的横向范围在禁止区34内不具有任何值。
在图4中示出了半导体器件10的另一示例性实施例的一部分的示意性剖视图。接触层16在横向方向x上的横向范围大于蚀刻停止层15在横向方向x上的横向范围。
在图5中示出了半导体器件10的另一示例性实施例的一部分的示意性剖视图。蚀刻停止层15在横向方向x上的横向范围大于接触层16在横向方向x上的横向范围。
在图6中示出了半导体器件10的另一示例性实施例的一部分的示意性剖视图。半导体器件10包括另一接触层19。该另一接触层19在竖直方向z上被布置在蚀刻停止层15和接触层16之间。该另一接触层19的横向范围小于通孔12的横向范围。此外，该另一接触层19的横向范围能够小于接触层16的横向范围。因此，该另一接触层19的禁止区34在横向方向x上比接触层16的禁止区34延伸得更远。
图7示出了由铝制成的接触层的势能释放率G与最大值Gmax的归一化关系。该数据被绘制为接触层的横向范围dmetal与通孔的横向范围dTSV之比的函数。插图为相同数据的放大视图，用于对低于3.5的比值进行详细说明。通孔内部或通孔周围形成裂缝的机率与G成比例。换句话说，G的值越大表示裂缝形成的机率越高。从图中能够看出，在比值小于1以及大于2.5的情况下，对于包含铝和/或铜的接触层而言，形成裂缝的可能性显著降低了至少40％。
附图标记说明
10：半导体器件
11：半导体主体
12：通孔
13：顶侧
14：底侧
15：蚀刻停止层
16：接触层
17：连接件
18：集成电路
19：另一接触层
20：沟槽
21：内壁
22：非导电材料
23：接触侧
24：电路侧
25：钝化层
26：隔离层
27：衬底
28：接触材料
29：背接触件
31：金属垫
32：顶部接触件
33：顶部接触侧
34：禁止区
x：横向方向
z：竖直方向

Claims (14)

1.一种半导体器件(10)，包括：
-半导体主体(11)，
-导电通孔(12)，所述导电通孔延伸穿过所述半导体主体(11)的至少一部分，并且其中所述导电通孔(12)具有顶侧(13)和背离所述顶侧(13)的底侧(14)，
-导电蚀刻停止层(15)，在平行于横向方向(x)的平面中，所述导电蚀刻停止层被布置在导电通孔(12)的底侧(14)处，其中所述横向方向(x)垂直于由导电通孔(12)的延伸主轴线给出的竖直方向(z)，以及
-至少一个导电接触层(16)，在平行于所述横向方向(x)的平面中，所述至少一个导电接触层位于导电通孔(12)的底侧(14)处，其中：
-所述导电蚀刻停止层(15)在竖直方向(z)上被布置在所述导电通孔(12)和所述导电接触层(16)之间，
-所述导电蚀刻停止层(15)在横向方向(x)上的横向范围是所述导电通孔(12)在横向方向(x)上的横向范围的至少2.5倍，以及
-所述导电接触层(16)的横向范围小于所述导电通孔(12)的横向范围，或者所述导电接触层(16)的横向范围是所述导电通孔(12)的横向范围的至少2.5倍；
-其中所述导电接触层(16)的延伸主轴线平行于所述横向方向(x)，
-所述导电蚀刻停止层(15)和所述导电接触层(16)与单个导电通孔(12)接触。
2.根据权利要求1所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)被相对于所述导电通孔(12)对称地布置。
3.根据权利要求1或2所述的半导体器件(10)，其中，所述导电接触层(16)被相对于所述导电通孔(12)对称地布置。
4.根据权利要求1或2所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)在横向方向(x)上的横向范围大于所述导电接触层(16)在横向方向(x)上的横向范围。
5.根据权利要求1或2所述的半导体器件(10)，其中，所述导电接触层(16)在横向方向(x)上的横向范围大于所述导电蚀刻停止层(15)在横向方向(x)上的横向范围。
6.根据权利要求1或2所述的半导体器件(10)，其中，在平行于所述横向方向(x)的平面中，在所述导电通孔(12)的底侧(14)处布置有至少一个另一接触层(19)。
7.根据权利要求6所述的半导体器件(10)，其中，所述另一接触层(19)的横向范围小于所述导电通孔(12)的横向范围，或者所述另一接触层(19)的横向范围是所述导电通孔(12)的横向范围的至少2.5倍。
8.根据权利要求1或2所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)包括铜和/或铝。
9.根据权利要求1或2所述的半导体器件(10)，其中，所述导电接触层(16)包括铜和/或铝。
10.根据权利要求1或2所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)和所述导电接触层(16)通过至少一个导电连接件(17)电连接。
11.根据权利要求1或2所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)和所述导电接触层(16)中的至少一个与所述半导体器件(10)的集成电路(18)电连接。
12.根据权利要求1或2所述的半导体器件(10)，其中，所述至少一个导电接触层(16)中的至少一个是结构化层，所述结构化层由非导电材料(22)以格栅的形式构成。
13.根据权利要求1或2所述的半导体器件(10)，其中，所述导电蚀刻停止层(15)的横向范围和所述导电接触层(16)的横向范围降低了在导电通孔内部或导电通孔周围形成裂缝的机率。
14.根据权利要求1或2所述的半导体器件(10)，其中，所述导电接触层(16)的横向范围是所述导电通孔(12)的横向范围的至少5倍。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3564994A1 (en) * 2018-05-03 2019-11-06 ams AG Semiconductor device with through-substrate via

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102745638A (zh) * 2011-04-18 2012-10-24 台湾积体电路制造股份有限公司 微机电器件蚀刻停止
JP2017168732A (ja) * 2016-03-17 2017-09-21 株式会社デンソー 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335498B1 (ko) * 1999-12-22 2002-05-08 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
US7659595B2 (en) * 2007-07-16 2010-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
JP5802515B2 (ja) * 2011-10-19 2015-10-28 株式会社東芝 半導体装置及びその製造方法
JP5922915B2 (ja) * 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013118264A (ja) 2011-12-02 2013-06-13 Elpida Memory Inc 半導体装置及びその製造方法
US9257392B2 (en) * 2012-04-11 2016-02-09 Mediatek Inc. Semiconductor package with through silicon via interconnect
US9431320B2 (en) * 2013-03-15 2016-08-30 Analog Devices, Inc. Methods and structures to facilitate through-silicon vias
KR102094473B1 (ko) * 2013-10-15 2020-03-27 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
JP6489942B2 (ja) * 2015-05-29 2019-03-27 東芝メモリ株式会社 半導体デバイスの製造方法
JP6479579B2 (ja) * 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
EP3364454B1 (en) * 2017-02-15 2022-03-30 ams AG Semiconductor device
EP3564994A1 (en) * 2018-05-03 2019-11-06 ams AG Semiconductor device with through-substrate via

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102745638A (zh) * 2011-04-18 2012-10-24 台湾积体电路制造股份有限公司 微机电器件蚀刻停止
JP2017168732A (ja) * 2016-03-17 2017-09-21 株式会社デンソー 半導体装置

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