KR20200138791A - 기판 관통 비아를 갖는 반도체 디바이스 - Google Patents

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앤더슨 싱귤라니
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에이엠에스 아게
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Abstract

반도체 디바이스(10)는 반도체 바디(11), 반도체 바디(11)의 적어도 일부를 통해 연장되는 전기 전도성 비아(12) - 비아(12)는 상단 측면(13) 및 상단 측면(13)으로부터 떨어져서 마주보는 하단 측면(14)을 가짐 -, 측방 방향(x)과 평행한 평면에서 비아(12)의 하단 측면(14)에 배열되는 전기 전도성 에치-정지 층(15) - 측방 방향(x)은 비아(12)의 연장의 주축에 의해 주어지는 수직 방향(z)에 수직 임 -, 및 측방 방향(x)과 평행한 평면에서 비아(12)의 하단 측면(14)에 적어도 하나의 전기 전도성 접촉 층(16)을 포함한다. 에치-정지 층(16)은 수직 방향(z)으로 전기 전도성 비아(12)와 접촉 층(16) 사이에 배열되고, 에치-정지 층(15)의 측방 방향(x)에서의 측방 범위는 측방 방향(x)에서 비아(12)의 측방 범위의 적어도 2.5배에 이르고, 접촉 층(16)의 측방 범위는 비아(12)의 측방 범위보다 더 작거나 접촉 층(16)의 측방 범위는 비아(12)의 측방 범위의 적어도 2.5배에 이른다.

Description

기판 관통 비아를 갖는 반도체 디바이스
본 출원은 반도체 디바이스에 관한 것이다.
반도체 디바이스 또는 반도체 디바이스의 다른 부분의 집적 회로를 전기적으로 접촉시키기 위해, 통상의 방법은 디바이스의 실리콘 기판을 관통하는 실리콘 관통 비아를 형성하는 것이다. 따라서, 트렌치(trench)가 기판에 형성된다. 트렌치는 전기 전도성 접촉 재료로 적어도 부분적으로 충진되고 접촉 재료는 기판에 대해 전기적으로 격리된다. 기판의 회로 측면에 배열되는 집적 회로는 실리콘 관통 비아를 통해 전기적으로 접촉될 수 있다. 실리콘 관통 비아는 솔더 펌프에 의해 기판의 회로 측면으로부터 떨어져서 마주보는 기판의 접촉 측면에 전기적으로 접촉될 수 있다. 이러한 방식으로, 디바이스 또는 집적 회로는 기판의 접촉 측면으로부터 전기적으로 접촉될 수 있다.
실리콘 관통 비아의 접촉 재료는 수직 방향으로 실리콘 관통 비아와 중첩을 갖는 수 개의 금속 층들과 전기적으로 연결된다. 통상적으로, 수 개의 금속 층들은 실리콘 관통 비아의 트렌치 아래에 배열된다. 상이한 금속 층들은 수직 연결들에 의해 서로 전기적으로 연결된다. 금속 층들 중 하나는 실리콘 관통 비아의 접촉 재료와 직접 접촉한다. 금속 층들 주변 및 사이에 전기적으로 비-전도성 재료가 배열된다. 따라서, 대부분의 경우들에서, 금속 층들 및 주위의 비-전도성 재료의 열 팽창의 계수들이 상이하다. 열 팽창의 계수들에서의 이러한 차이 때문에, 반도체 디바이스의 처리 동안 크랙들(cracks)이 실리콘 관통 비아의 접촉 재료 또는 주변에서 또는 금속 층들 중 하나에서 발생하는 것이 가능하다. 이들 크랙들은 누설 전류들을 초래할 수 있거나 먼지 또는 습기가 반도체 디바이스로 진입할 수 있다는 것이 가능하다. 결과적으로, 반도체 디바이스의 효율이 감소될 수 있다.
본 발명은 증가된 효율을 갖는 반도체 디바이스를 제공하는 것이 목적이다.
이러한 목적은 독립항의 발명 대상에 의해 달성된다. 추가적인 개발들 및 실시예들은 종속항들에서 설명된다.
반도체 디바이스의 일 실시예에서, 반도체 디바이스는 반도체 바디(body)를 포함한다. 반도체 바디는 기판 또는 웨이퍼일 수 있다. 이것은 반도체 바디가 3차원 바디이고 그것은 장방형(cuboid)일 수 있다는 것을 의미한다. 반도체 바디는 예를 들어, 실리콘일 수 있는 반도체 재료를 포함한다.
반도체 디바이스의 일 실시예에서, 반도체 디바이스는 반도체 바디의 적어도 일부를 통해 연장되는 전기 전도성 비아를 포함하고, 여기서 비아는 상단 측면 및 상단 측면으로부터 떨어져서 마주보는 하단 측면을 갖는다. 비아는 반도체 바디에서 트렌치로서 형성될 수 있고 그것은 전기 전도성 접촉 재료로 코팅되거나 충진될 수 있다. 트렌치가 반도체 디바이스로 에칭되는 것이 가능하다. 접촉 재료는 예를 들어, 텅스텐일 수 있다. 접촉 재료는 예를 들어, 이산화규소와 같은 전기적으로 비-전도성 재료에 의해 반도체 바디의 재료에 대해 전기적으로 격리될 수 있다. 비아는 원통의 형상을 가질 수 있다. 이 경우에서, 비아의 측방(lateral) 크기는 원통의 직경에 의해 주어진다. 비아의 직경은 예를 들어, 40 ㎛ 또는 80 ㎛에 이를 수 있다.
비아의 상단 측면은 반도체 바디의 접촉 측면(side)의 평면에 있다. 반도체 바디의 접촉 측면에서 비아를 형성하는 트렌지가 형성된다. 비아의 하단 측면에서 트렌지의 하단 표면이 위치된다. 이것은 트렌치가 하단 표면까지 에칭된다는 것을 의미한다. 반도체 바디의 접촉 측면을 떨어져서 마주보는 반도체 바디의 회로 측면 상에, 집적 회로가 배열될 수 있다.
반도체 디바이스의 일 실시예에서, 반도체 디바이스는 측방 방향과 평행한 평면에서 비아의 하단 측면에 배열되는 전기 전도성 에치-정지 층(etch-stop layer)을 포함하며, 여기서 측방 방향은 비아의 연장의 주축에 의해 주어지는 수직 방향에 수직이다. 비아의 하단 측면에서, 전기적으로 비-전도성 재료가 배열된다. 비-전도성 재료가 비아의 에칭 동안 에칭되는 것을 방지하기 위해, 에치-정지 층은 수직 방향으로 비아와 비-전도성 재료 사이에 배열된다. 에치-정지 층은 예를 들어, 알루미늄 또는 구리와 같은 금속을 포함할 수 있다. 수직 방향은 반도체 바디의 연장의 주면(main plane)에 수직이다. 측방 방향은 반도체 바디의 연장의 주면과 평행하다.
반도체 디바이스의 일 실시예에서, 반도체 디바이스는 측방 방향과 평행한 평면에서 비아의 하단 측면에 적어도 하나의 전기 전도성 접촉 층을 포함한다. 접촉 층은 반도체 디바이스의 다른 부분들과 전기적으로 연결된다. 예를 들어, 접촉 층은 반도체 디바이스의 집적 회로의 전기적 접촉(contact)과 전기적으로 연결될 수 있다. 상이한 수직 위치들에서 수 개의 접촉 층들을 배열함으로써, 다른 전기적 접촉들 또는 비아들을 형성함으로써 디바이스의 더 많은 면적을 소비하는 것 없이 반도체 디바이스의 상이한 부분들을 전기적으로 접촉시키는 것이 가능한다.
반도체 디바이스의 일 실시예에서, 에치-정지 층은 수직 방향으로 전기 전도성 비아와 접촉 층 사이에 배열된다. 에치-정지 층과 접촉 층 사이의 수직 방향에서, 비-전도성 재료가 배열된다. 이것은 에치-정지 층 및 접촉 층이 서로 직접 접촉하지 않는다는 것을 의미한다.
반도체 디바이스의 일 실시예에서, 에치-정지 층의 측방 방향에서의 측방 범위(lateral extent)는 측방 방향에서 비아의 측방 범위의 적어도 2.5배에 이른다. 에치-정지 층 및 비아의 측방 범위는 측방 방향에서 측정된다. 에치-정지 층의 형상이 원이면, 측방 방향에서의 측방 범위는 원의 직경에 의해 주어진다. 에치-정지 층의 형상이 직사각형이면, 측방 방향에서의 범위는 측방 방향에서 직사각형의 범위에 의해 주어진다. 에치-정지 층의 측방 범위는 비아의 측방 범위보다 더 크다. 에치-정지 층의 측방 방향에서의 측방 범위는 측방 방향에서 비아의 범위의 적어도 3배에 이르는 것이 더 가능하다.
반도체 디바이스의 일 실시예에서, 접촉 층의 측방 범위는 비아의 측방 범위보다 더 작거나 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 이것은 접촉 층의 측방 범위가 비아의 측방 범위보다 더 작거나 더 클 수 있다는 것을 의미한다. 접촉 층의 측방 범위가 비아의 측방 범위보다 더 크면, 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 접촉 층의 형상이 원이면, 측방 방향에서의 측방 범위는 원의 직경에 의해 주어진다. 접촉 층의 형상이 직사각형이면, 측방 방향에서의 범위는 측방 방향에서 직사각형의 측면들 중 하나의 범위에 의해 주어진다. 접촉 층의 측방 방향에서의 측방 범위가 측방 방향에서 비아의 범위의 적어도 3배에 이르는 것이 더 가능하다.
유리하게는, 비아 내에서 또는 비아의 하단 측면에서 크랙들의 형성은 에치-정지 층의 측방 범위가 비아의 측방 범위의 적어도 2.5배에 이르고 접촉 층의 측방 범위가 비아의 측방 범위보다 더 작거나 접촉 층의 측방 범위가 비아의 측방 범위의 적어도 2.5배에 이르므로 회피된다. 에치-정지 층 및 적어도 하나의 접촉 층은 비-전도성 재료와 기계적 접촉에 있다. 반도체 디바이스가 처리 동안 다시 가열 및 냉각되면, 에치-정지 층, 접촉 층 및 비아의 접촉 재료의 금속들은 비-전도성 재료와 다른 상이한 열 팽창을 나타낸다. 따라서, 크랙들은 비아 주변에 발생할 수 있다. 그러나, 에치-정지 층의 측방 범위가 비아의 측방 범위의 적어도 2.5배에 이르고 접촉 층의 측방 범위가 비아의 측방 범위보다 더 작거나 접촉 층의 측방 범위가 비아의 측방 범위의 적어도 2.5배에 이르면, 크랙들의 형성에 대한 확률은 상당히 저감된다. 따라서, 반도체 디바이스가 보다 효율적으로 동작될 수 있다.
반도체 디바이스의 일 실시예에서, 반도체 디바이스는 반도체 바디, 반도체 바디의 적어도 일부를 통해 연장되는 전기 전도성 비아를 포함하며, 여기서 비아는 측방 방향으로 주어지는 측방 크기를 갖고 여기서 비아는 상단 측면 및 상단 측면으로부터 떨어져서 마주보는 하단 측면을 갖는다. 반도체는 측방 방향과 평행한 평면에서 비아의 하단 측면에 배열되는 전기 전도성 에치-정지 층, 및 측방 방향과 평행한 평면에서 비아의 하단 측면에 적어도 하나의 전기 전도성 접촉 층을 더 포함하며, 여기서 에치-정지 층의 측방 방향에서의 측방 범위는 비아의 측방 크기보다 더 크고, 접촉 층의 측방 방향에서의 측방 범위는 비아의 측방 크기보다 더 작고, 에치-정지 층은 수직 방향으로 전기 전도성 비아와 접촉 층 사이에 배열된다. 시뮬레이션들은 접촉 층의 측방 방향에서 측방 범위에 대한 바람직한 값들을 산출하였다. 시뮬레이션들의 경우, 크랙은 비아의 하단 측면에 가까운 비아의 측벽에 유도된다. 크랙을 도입하는 것에 의한 에너지 방출이 산출되고 크랙이 발생할 확률을 제공한다. 40 ㎛의 비아의 직경에 대해, 접촉 층의 측방 방향에서의 측방 범위는 10 ㎛ 내지 39 ㎛일 수 있다. 접촉 층의 측방 방향에서의 측방 범위는 30 ㎛에 이를 수 있다.
반도체 디바이스의 일 실시예에서, 에치-정지 층은 비아에 대해 대칭으로 배열된다. 비아는 수직 방향과 평행한 대칭 축을 가질 수 있다. 에치-정지 층은 비아의 대칭 축에 대해 대칭적으로 배열될 수 있다. 에치-정지 층의 측방 범위가 비아의 측방 범위보다 더 큼에 따라, 에치-정지 층은 비아보다 측방 방향으로 더 연장된다. 비아의 양 측면들 상에서 에치-정지 층은 동일한 양만큼 비아보다 측방 방향으로 더 연장될 수 있다.
반도체 디바이스의 일 실시예에서, 접촉 층은 비아에 대해 대칭적으로 배열된다. 접촉 층은 비아의 대칭 축에 대해 대칭적으로 배열될 수 있다. 접촉 층의 측방 범위가 비아의 측방 범위보다 더 작으면, 접촉 층의 측방 범위는 비아의 양 측면들 상에서 동일한 양만큼 비아의 측방 범위보다 더 작을 수 있다. 접촉 층의 측방 범위가 비아의 측방 범위보다 더 크면, 접촉 층의 측방 범위는 비아의 양 측면들 상에서 동일한 양만큼 비아의 측방 범위보다 더 클 수 있다.
반도체 디바이스의 일 실시예에서, 측방 방향에서 에치-정지 층의 측방 범위는 측방 방향에서 접촉 층의 측방 범위보다 더 크다. 에치-정지 층의 측방 범위와 비교하여 접촉 층의 측방 범위를 저감시킴으로써, 비-전도성 재료와 접촉하는 전기 전도성 재료의 전체 양은 저감될 수 있다. 이러한 방식으로, 비아 내에서 또는 주변에서 크랙들의 형성에 대한 확률은 저감될 수 있다.
반도체 디바이스의 일 실시예에서, 측방 방향에서 접촉 층의 측방 범위는 측방 방향에서 에치-정지 층의 측방 범위보다 더 크다. 이러한 방식으로, 접촉 층은 비아로부터 더 멀리 배열되는 반도체 디바이스의 다른 부분들과 전기적으로 연결될 수 있다.
반도체 디바이스의 일 실시예에서, 적어도 하나의 추가 접촉 층은 측방 방향과 평행한 평면에서 비아의 하단 측면에 배열된다. 추가 접촉 층은 예를 들어 수직 방향으로 에치 정지 층과 접촉 층 사이에 배열될 수 있다. 추가 접촉 층은 전기 전도성 재료를 포함할 수 있다. 반도체 디바이스가 수 개의 접촉 층들을 포함하는 것이 더 가능하다. 접촉 층들은 접촉 층들의 스택으로서 배열될 수 있으며 여기서 에치-정지 층은 수직 방향으로 비아와 접촉 층들의 스택 사이에 배열된다. 이것은 접촉 층들이 수직 방향으로 서로 위에 배열되고 바람직하게는 그들이 동일한 크기를 나타낸다는 것을 의미한다. 접촉 층들 사이에 비-전도성 재료가 배열된다. 반도체 디바이스가 수 개의 접촉 층들을 포함하는 경우, 수직 방향에서 에치-정지 층으로부터 더 멀리 있는 반도체 디바이스의 부분들은 전기적으로 접촉할 수 있다.
반도체 디바이스의 일 실시예에서, 추가 접촉 층의 측방 범위는 비아의 측방 범위보다 더 작거나 추가 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 이것은 추가 접촉 층의 측방 범위가 비아의 측방 범위보다 더 작거나 더 클 수 있다는 것을 의미한다. 추가 접촉 층의 측방 범위가 비아의 측방 범위보다 더 크면, 추가 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 추가 접촉 층의 측방 방향에서의 측방 범위는 측방 방향에서 비아의 범위의 적어도 3배에 이르는 것이 더 가능하다. 추가 접촉 층의 측의 측방 범위는 접촉 층의 측방 범위와 상이할 수 있다. 추가 접촉 층의 측방 범위는 접촉 층의 측방 범위보다 더 클 수 있다. 추가 접촉 층의 측방 범위가 접촉 층의 측방 범위보다 더 작은 것이 더 가능하다.
반도체 디바이스의 일 실시예에서, 에치-정지 층은 구리 및/또는 알루미늄을 포함한다. 에치-정지 층이 알루미늄을 포함하면, 에치-정지 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 에치-정지 층은 구리를 포함하며, 에치-정지 층의 측방 범위는 비아의 측방 범위의 적어도 3배에 이른다. 이러한 방식으로, 유리하게 비아 내에서 및 주변에서 크랙들의 형성이 회피된다.
반도체 디바이스의 일 실시예에서, 접촉 층은 구리 및/또는 알루미늄을 포함한다. 접촉 층이 알루미늄을 포함하면, 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 2.5배에 이른다. 접촉 층은 구리를 포함하며, 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 3배에 이른다. 이러한 방식으로, 유리하게 비아 내에서 및 주변에서 크랙들의 형성이 회피된다.
반도체 디바이스의 일 실시예에서, 에치-정지 층 및 접촉 층은 적어도 하나의 전기 전도성 연결에 의해 전기적으로 연결된다. 에치-정지 층 및 접촉 층은 수 개의 연결들에 의해 연결될 수 있다. 반도체 디바이스가 수 개의 접촉 층들을 포함하면, 접촉 층들은 또한 연결들에 의해 전기적으로 연결될 수 있다. 연결들은 수직 방향으로 에치-정지 층과 접촉 층 사이에 배열될 수 있고 그들은 수직 방향과 평행할 수 있다. 연결들은 금속을 포함할 수 있다.
반도체 디바이스의 일 실시예에서, 에치-정지 층 및 접촉 층 중 적어도 하나는 반도체 디바이스의 집적 회로와 전기적으로 연결된다. 반도체 디바이스의 집적 회로는 에치-정지 층 또는 적어도 하나의 접촉 층 중 하나와 전기적으로 연결될 수 있는 전기적 접촉을 포함할 수 있다. 따라서, 전기적 접촉은 에치-정지 층 또는 적어도 하나의 접촉 층 중 하나 옆에서 측방 방향에서 배열될 수 있다. 반도체 디바이스의 집적 회로는 회로 측면 상의 반도체 바디 상에 배열될 수 있다.
반도체 디바이스의 일 실시예에서, 적어도 하나의 접촉 층 중 적어도 하나는 그것이 그리드로서 형성되는 그러한 방식으로 전기적으로 비-전도성 재료로 구조화되는 구조 층(structured layer)이다. 접촉 층은 일부 면적들에서 그것이 금속을 포함하고 다른 면적들에서, 그것이 비-전도성 재료를 포함하는 그러한 방식으로 구조화될 수 있다. 이러한 방식으로, 그리드가 형성된다. 결과적으로, 크랙 형성의 확률은 금속의 전체 양이 저감되므로 감소한다. 그것이 그리드를 형성하는 그러한 방식으로 구조화되는 접촉 층은 에치-정지 층보다 수직 방향으로 더 큰 두께를 가질 수 있다.
반도체 디바이스의 일 실시예에서, 에치-정지 층 및 접촉 층은 단일 비아와 접촉한다. 반도체 디바이스의 각각의 비아는 전용 에치-정지 및 접촉 층들과 접촉될 수 있다. 그러한 방식으로 각각의 비아가 다른 비아들로부터 전기적으로 격리되는 반면, 각각의 비아 내에서 또는 주변에서 크랙들의 형성에 대한 확률은 저감된다. 또한, 단일 비아만을 갖는 반도체 디바이스에서의 크랙들의 형성은 상당히 저감될 수 있다.
[0052] 반도체 디바이스의 일 실시예에서, 접촉 층의 측방 범위는 비아의 측방 범위의 적어도 5배에 이른다. 비아에 대한 접촉 층의 측방 범위를 더 증가시키는 것은 비아 내에서 또는 주변에서 크랙들의 형성을 위한 확률의 추가 저감을 초래할 수 있다.
도면들의 이하의 설명은 예시적 실시예들을 더 예시하고 설명할 수 있다. 기능적으로 동일하거나 동일한 효과를 갖는 구성요소들은 동일한 참조들로 표시된다. 동일한 또는 효과적으로 동일한 구성요소들은 그들이 처음 발생하는 도면들에 대해서만 설명될 것이다. 그들의 설명은 반드시 다음 도면들에서 반복되는 것은 아니다.
도 1은 반도체 디바이스의 예시적 실시예의 절단도를 예시한다.
도 2, 도 3, 도 4, 도 5 및 도 6은 반도체 디바이스의 예시적 실시예의 일부의 절단도들을 도시한다.
도 7은 접촉 층의 측방 범위들에 따라 비아 내에서 또는 주변에서 크랙들의 형성에 대한 확률을 예시한다.
도 1에서, 반도체 디바이스(10)의 예시적 실시예의 절단도가 도시된다. 반도체 디바이스(10)는 반도체 바디(11)를 포함한다. 반도체 바디(11)는 기판(27)을 포함한다. 기판(27)은 예를 들어, 실리콘을 포함할 수 있다. 더욱이, 전기적으로 비-전도성 재료(22)는 반도체 바디(11)의 회로 측면(24)에서 기판(27) 상에 배열된다. 비-전도성 재료(22) 내에, 금속들과 같은 다른 재료들이 배열된다. 게다가, 반도체 바디(11)의 회로 측면(24)에서 집적 회로(18)가 배열된다.
전기 전도성 비아(12)는 반도체 바디(11) 및 비-전도성 재료(22)의 일부를 통해 연장된다. 비아(12)는 기판(27)의 연장의 주면(main surface)에 수직인 연장의 주축(main axis)을 갖는다. 이것은 비아(12)의 연장의 주축이 기판(27)의 연장의 주면에 수직인 수직 방향(z)과 평행하다는 것을 의미한다. 비아(12)는 수직 방향(z)에 수직인 측방 방향(lateral direction)(x)으로 주어지는 측방 크기(lateral size)를 갖는다. 이것은 측방 방향(x)이 기판(27)의 연장의 주면과 평행하다는 것을 의미한다. 비아(12)는 비-전도성 재료(22)로부터 떨어져서 마주보는 상단 측면(13)을 갖는다. 비아(12)의 하단 측면(14)은 비아(12)의 상단 측면(13)으로부터 떨어져서 마주보는 비아(12)의 측면에 배열된다.
비아(12)는 비-전도성 재료(22)로부터 떨어져서 마주보는 접촉 측면(23)으로부터 반도체 바디(11)에 트렌치(20)를 에칭함으로써 반도체 바디(11)에 형성될 수 있다. 트렌치(20)는 격리 층(26)으로 코팅되는 내부 벽들(21)을 포함한다. 격리 층(26)은 또한 기판(27)이 격리 층(26)으로 적어도 부분적으로 커버되도록 비아(12)의 상단 측면(13)에 증착된다. 격리 층(26)의 증착 후, 트렌치(20)의 내부 벽들(21)은 텅스텐일 수 있는 전기 전도성 접촉 재료(28)로 커버된다. 접촉 재료(28)의 증착 후, 패시베이션 층(passivation layer)(25)은 트렌치(20)의 내부 벽들(21)에 증착된다. 더욱이, 백 접촉(29)은 백 접촉(29)이 전기적으로 접촉될 수 있는 반도체 바디(11)의 접촉 측면(23)에 증착된다. 백 접촉(29)은 알루미늄을 포함할 수 있다. 반도체 바디(11)의 접촉 측면(23)은 다른 패시베이션 층(25)으로 부분적으로 코팅된다.
이러한 실시예에서, 비아(12)의 트렌치(20)는 격리 층(26), 패시베이션 층(25) 및 접촉 재료(28)로 완전히 충진되지 않는다. 이것은 비아(12)가 격리 층(26), 접촉 재료(28) 및 패시베이션 층(25)이 없는 내부 볼륨을 포함한다는 것을 의미한다. 비아(12)의 하단 측면(14)에서, 전기 전도성 에치-정지 층(15)은 측방 방향(x)과 평행한 평면에 배열된다. 트렌치(20)가 반도체 바디(11)에서 에칭될 때, 반도체 바디(11)의 재료 및 비-전도성 재료(22)는 에치-정지 층(15)까지 에칭된다. 이것은 에치-정지 층(15)이 트렌치(20)의 에칭에 대한 에치 정지(etch stop)로서의 역할을 한다는 것을 의미한다.
에치-정지 층(15)은 알루미늄 또는 구리에 의해 형성될 수 있고 에치-정지 층(15)의 측방 방향(x)에서의 측방 범위는 비아(12)의 측방 범위의 2.5배에 이른다. 도 1은 축척으로 도시되지 않는다. 에치-정지 층(15)은 수직 방향(z)에 대해 비아(12) 아래에서 대칭으로 배열된다.
2개의 전기 전도성 접촉 층들(16)은 측방 방향(x)과 평행한 평면에서 비아(12)의 하단 측면(14)에 배열되고 에치-정지 층(15)은 수직 방향(z)으로 비아(12)와 접촉 층들(15) 사이에 배열된다. 이것은 2개의 접촉 층들(16)이 수직 방향(z)으로 에치-정지 층(15) 아래에 배열되고 그들이 또한 수직 방향(z)에 대해 대칭적으로 배열된다는 것을 의미한다. 접촉 층들(16)의 측방 방향(x)에서의 측방 범위(lateral extent)는 비아(12)의 측방 범위보다 더 작다. 접촉 층들(16)은 구리 및/또는 알루미늄을 포함할 수 있다.
제2 접촉 층(16)과 에치-정지 층(15) 사이에 배열되는 제1 접촉 층(16)은 에치-정지 층(15)과 제1 접촉 층(16) 사이에서 수직 방향(z)으로 연장되는 전기 전도성 연결들(17)에 의해 에치-정지 층(15)과 전기적으로 연결된다. 제2 접촉 층(16)은 2개의 접촉 층들(16) 사이에서 수직 방향(z)으로 연장되는 연결들(17)에 의해 제1 접촉 층(16)과 전기적으로 연결된다. 에치-정지 층(15)은 비아(12)의 하단 측면(14)에서 접촉 재료(28)와 기계적 및 전기적 접촉에 있다. 에치-정지 층(15), 접촉 층(16) 및 연결들(17)은 비-전도성 재료(22)에 의해 둘러싸여 있다.
반도체 디바이스(10)가 처리 동안 다시 가열 및 냉각되면, 에치-정지 층(15), 접촉 층(16) 및 비아(12)의 접촉 재료(28)의 금속들은 비-전도성 재료(22)와 다른 상이한 열 팽창을 나타낸다. 따라서, 크랙들은 비아(12) 주변에 발생할 수 있다. 그러나, 접촉 층(16)의 측방 방향(x)에서의 측방 범위가 비아(12)의 측방 크기보다 더 작으므로, 금속이 비-전도성 재료(22)와 기계적 접촉에 있는 전체 면적은 감소된다. 접촉 층(16)의 측방 방향(x)에서의 측방 범위가 임계 크기 아래 또는 위에 있으면, 크랙들은 열 팽창의 계수들에서의 차이 때문에 형성되지 않는다. 따라서, 반도체 디바이스(10)는 보다 효율적으로 동작될 수 있다.
접촉 층(16) 및 에치-정지 층(15) 옆의 측방 방향(x)에서, 수 개의 금속 패드들(31)이 배열될 수 있다. 이러한 경우, 금속 패드들(31)은 에치-정지 층(15) 및 접촉 층(16)과 동일한 측방 평면들에 배열된다. 금속 패드들(31)은 예를 들어, 알루미늄과 같은 금속을 포함할 수 있다. 금속 패드들(31)은 연결들(17)에 의해 전기적으로 연결된다. 접촉 층들(16)이 금속 패드들(31) 중 하나와 전기적으로 연결되는 것이 가능하다. 접촉 층들(16)이 도 1에 미도시된 반도체 디바이스(10)를 통해 다른 평면에서 금속 패드들(31)과 전기적으로 연결되는 것이 가능하다. 금속 패드들(31)은 반도체 디바이스(10)의 전기 전도성 상단 접촉(32) 및 집적 회로(18)와 전기적으로 연결된다. 반도체 디바이스(10)의 상단 접촉(32)은 반도체 바디(11)의 접촉 측면(23)으로부터 떨어져서 마주보는 반도체 디바이스(10)의 상단 접촉 측면(33)에 배열된다. 상단 접촉(32)은 에치-정지 층(15) 및 접촉 층(16)의 두께보다 더 큰 수직 방향(z)의 두께를 가질 수 있다.
[0081] 도 2에서, 반도체 디바이스(10)의 예시적 실시예의 일부의 개략적인 절단도가 도시된다. 비아(12)는 반도체 바디(11) 내에 배열되고 비아(12)의 내부 벽들(21)은 격리 층(26) 및 접촉 재료(28)로 코팅된다. 에치-정지 층(15)은 비아(12)의 하단 측면(14)에 배열된다. 5개의 접촉 층들(16)은 또한 비아(12)의 하단 측면(14)에 배열된다. 접촉 층들(16)의 측방 방향(x)에서의 측방 범위는 비아(12)의 측방 범위의 적어도 2.5배에 이른다. 수직 방향(z)에서 비아(12)로부터 가장 멀리 떨어져 있는 접촉 층(16)은 다른 접촉 층들(16)보다 수직 방향(z)에서 더 두껍다. 게다가, 더 두꺼운 접촉 층(16)은 비-전도성 재료(22)로 구조화된다. 그것은 더 두꺼운 접촉 층(16)의 그리드 구조가 형성되는 그러한 방식으로 구조화된다. 결과적으로, 크랙 형성의 확률은 금속의 전체 양이 저감되므로 감소될 수 있다.
[0084] 도 3에서, 반도체 디바이스(10)의 추가적인 예시적 실시예의 일부의 개략적인 절단도가 도시된다. 에치-정지 층(15)의 측방 방향(x)에서의 측방 범위가 측방 방향(x)에서 비아(12)의 측방 범위의 적어도 2.5배에 이른다는 것이 도시된다. 이것은 에치-정지 층(15)의 측방 범위가 비아(12)의 측방 범위의 2.5배보다 더 크고 반도체 디바이스의 크기를 초과하지 않는 임의의 값을 가질 수 있다는 것을 의미한다. 대시 라인들에 의해 마킹되는 에치-정지 층(15) 내의 영역(region)은 배제 구역(exclusion zone zone)(34)이다. 이것은 에치-정지 층(15)의 측방 범위가 배제 구역(34) 내에 있는 임의의 값을 갖지 않는다는 것을 의미한다. 그것은 접촉 층(16)의 측방 범위가 비아(12)의 측방 범위보다 더 작거나 접촉 층(16)의 측방 범위가 비아(12)의 측방 범위의 적어도 2.5배에 이른다는 것이 추가로 도시된다. 접촉 층(16) 내에 배열되는 다른 배제 구역(34)은 접촉 층(16)의 측방 범위가 배제 구역(34) 내의 임의의 값을 갖지 않는다는 것을 도시한다.
[0087] 도 4에서, 반도체 디바이스(10)의 추가적인 예시적 실시예의 일부의 개략적인 절단도가 도시된다. 측방 방향(x)에서 접촉 층(16)의 측방 범위는 측방 방향(x)에서 에치-정지 층(15)의 측방 범위보다 더 크다.
[0088] 도 5에서, 반도체 디바이스(10)의 추가적인 예시적 실시예의 일부의 개략적인 절단도가 도시된다. 측방 방향(x)에서 에치-정지 층(15)의 측방 범위는 측방 방향(x)에서 접촉 층(16)의 측방 범위보다 더 크다.
[0089] 도 6에서, 반도체 디바이스(10)의 추가적인 예시적 실시예의 일부의 개략적인 절단도가 도시된다. 반도체 디바이스(10)는 추가 접촉 층(19)을 포함한다. 추가 접촉 층(19)은 수직 방향(z)으로 에치-정지 층(15)과 접촉 층(16) 사이에 배열된다. 추가 접촉 층(19)의 측방 범위는 비아(12)의 측방 범위보다 더 작다. 더욱이, 추가 접촉 층(19)의 측방 범위는 접촉 층(16)의 측방 범위보다 더 작을 수 있다. 따라서, 추가 접촉 층(19)의 배제 구역(34)은 접촉 층(16)의 배제 구역(34)보다 측방 방향(x)으로 더 연장된다.
[0091] 도 7은 알루미늄으로 이루어지는 접촉 층의 최고 값(Gmax)에 대해 정규화되는 전위 에너지 방출 레이트(G)를 도시한다. 데이터는 접촉 층의 측방 범위들(dmetal) 및 비아의 측방 범위(dTSV)의 비율의 함수로서 플로팅된다. 삽화(inset)는 3.5 아래의 상세 비율들에 대한 동일한 데이터의 확대도를 특징화한다. 비아 내에서 또는 주변에서 크랙들의 형성에 대한 확률은 G에 비례한다. 다시 말해서, 큰 값의 G는 크랙들의 형성에 대한 높은 확률을 나타낸다. 2.5보다 더 큰 비율들에 대해서 뿐만 아니라 1보다 더 작은 비율들에서, 크랙들의 형성에 대한 확률은 알루미늄 및/또는 구리를 포함하는 접촉 층들에 대해 적어도 40%만큼 상당히 저감된다는 것을 플롯(plot)으로부터 알 수 있다.
10: 반도체 디바이스
11: 반도체 바디
12 : 비아
13: 상단 측면
14 : 하단 측면
15: 에치-정지 층
16: 접촉 층
17: 연결
18: 집적 회로
19: 추가 접촉 층
20: 트렌치
21: 내부 벽
22: 비-전도성 재료
23: 접촉 측면
24: 회로 측면
25: 패시베이션 층
26: 격리 층
27: 기판
28: 접촉 재료
29: 백 접촉
31: 금속 패드
32: 상단 접촉
33: 상단 접촉 측면
34: 배제 구역
x: 측방 방향
z: 수직 방향

Claims (15)

  1. 반도체 디바이스(10)에 있어서,
    - 반도체 바디(11),
    - 상기 반도체 바디(11)의 적어도 일부를 통해 연장되는 전기 전도성 비아(12)로서, 상기 비아(12)는 상단 측면(13) 및 상기 상단 측면(13)으로부터 떨어져서 마주보는 하단 측면(14)을 갖는, 상기 전기 전도성 비아(12),
    - 측방 방향(x)과 평행한 평면에서 상기 비아(12)의 상기 하단 측면(14)에 배열되는 전기 전도성 에치-정지 층(15)으로서, 상기 측방 방향(x)은 상기 비아(12)의 연장의 주축에 의해 주어지는 수직 방향(z)에 수직인, 상기 전기 전도성 에치-정지 층(15), 및
    - 상기 측방 방향(x)과 평행한 평면에서 상기 비아(12)의 상기 하단 측면(14)에 적어도 하나의 전기 전도성 접촉 층(16)을 포함하며, 여기서:
    - 상기 에치-정지 층(16)은 상기 수직 방향(z)으로 상기 전기 전도성 비아(12)와 상기 접촉 층(16) 사이에 배열되고,
    - 상기 에치-정지 층(15)의 상기 측방 방향(x)에서의 상기 측방 범위는 상기 측방 방향(x)에서 상기 비아(12)의 상기 측방 범위의 적어도 2.5배에 이르고,
    - 상기 접촉 층(16)의 상기 측방 범위는 상기 비아(12)의 상기 측방 범위보다 더 작거나 상기 접촉 층(16)의 상기 측방 범위는 상기 비아(12)의 상기 측방 범위의 적어도 2.5배에 이르는, 반도체 디바이스(10).
  2. 제1항에 있어서,
    상기 에치-정지 층(15)은 상기 비아(12)에 대해 대칭적으로 배열되는, 반도체 디바이스(10).
  3. 제1항 내지 제2항 중 어느 한 항에 있어서,
    상기 접촉 층(16)은 상기 비아(12)에 대해 대칭적으로 배열되는, 반도체 디바이스(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 측방 방향(x)에서 상기 에치-정지 층(15)의 상기 측방 범위는 상기 측방 방향(x)에서 상기 접촉 층(16)의 상기 측방 범위보다 더 큰, 반도체 디바이스(10).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 측방 방향(x)에서 상기 접촉 층(16)의 상기 측방 범위는 상기 측방 방향(x)에서 상기 에치-정지 층(15)의 상기 측방 범위보다 더 큰, 반도체 디바이스(10).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    적어도 하나의 추가 접촉 층(19)은 상기 측방 방향(x)과 평행한 평면에서 상기 비아(12)의 하단 측면(14)에 배열되는, 반도체 디바이스(10).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 추가 접촉 층(19)의 상기 측방 범위는 상기 비아(12)의 상기 측방 범위보다 더 작거나 상기 추가 접촉 층(19)의 상기 측방 범위는 상기 비아(12)의 상기 측방 범위의 적어도 2.5배에 이르는, 반도체 디바이스(10).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 에치-정지 층(15)은 구리 및/또는 알루미늄을 포함하는, 반도체 디바이스(10).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 접촉 층(16)은 구리 및/또는 알루미늄을 포함하는, 반도체 디바이스(10).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 에치-정지 층(15) 및 상기 접촉 층(16)은 적어도 하나의 전기 전도성 연결(17)을 통해 전기적으로 연결되는, 반도체 디바이스(10).
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 에치-정지 층(15) 및 상기 접촉 층(16) 중 적어도 하나는 상기 반도체 디바이스(10)의 집적 회로(18)와 전기적으로 연결되는, 반도체 디바이스(10).
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 적어도 하나의 접촉 층(16) 중 적어도 하나는 그것이 그리드(grid)로서 형성되는 그러한 방식으로 전기적으로 비-전도성 재료(22)로 구조화되는 구조 층(structured layer)인, 반도체 디바이스(10).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 에치-정지 층(15)의 상기 측방 범위 및 상기 접촉 층(16)의 상기 측방 범위는 상기 비아 내에서 또는 주변에서 크랙들의 형성에 대한 확률을 저감시키는, 반도체 디바이스(10).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 에치-정지 층(15) 및 상기 접촉 층(16)은 단일 비아(12)와 접촉하는, 반도체 디바이스(10).
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 접촉 층(16)의 상기 측방 범위는 상기 비아(12)의 상기 측방 범위의 적어도 5배에 이르는, 반도체 디바이스(10).
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