KR100508891B1 - 집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법 - Google Patents
집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법 Download PDFInfo
- Publication number
- KR100508891B1 KR100508891B1 KR10-2003-7003500A KR20037003500A KR100508891B1 KR 100508891 B1 KR100508891 B1 KR 100508891B1 KR 20037003500 A KR20037003500 A KR 20037003500A KR 100508891 B1 KR100508891 B1 KR 100508891B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- line
- lines
- circuit
- logic
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31719—Security aspects, e.g. preventing unauthorised access during test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dc Digital Transmission (AREA)
- Noise Elimination (AREA)
Abstract
본 발명은 집적 회로에 대한 어택을 검출하기 위한 회로 장치에 관한 것이다. 상기 회로 장치는 클록 신호를 전달하는 신호 라인, 및 각각 하나의 비트 코딩에 사용되는 적어도 하나의 라인 쌍을 포함한다. 상기 신호 라인과 상기 라인 쌍은 집적 회로의 제 1 및 제 2 회로 블록 사이에 결선된다. 상기 신호 라인과 상기 라인 쌍은 하나의 검출기 회로에 접속되는데, 상기 검출기 회로는 상기 신호 라인 및 상기 라인 쌍의 신호에 따라 집적 회로의 동작 순서를 변동시킨다. 상기 검출기 회로는 마찬가지로 제조 에러에 대한 테스트에도 사용될 수 있다.
Description
본 발명은 클록 신호를 전달하는 신호 라인, 및 비트의 코딩에 사용되는 적어도 하나의 라인 쌍을 포함하고, 상기 신호 라인 및 상기 라인 쌍은 집적 회로의 제 1 회로 블록과 제 2 회로 블록 사이에 접속되도록 구성된, 집적 회로에 대한 어택(attack)을 검출하기 위한 회로 장치에 관한 것이다.
예컨대 마이크로 프로세서, 안전 토큰 또는 다른 데이터 처리 유닛에 사용되는 많은 회로는 물리적 어택 및 인터셉션으로부터 높은 안전 레벨로 보호되는 데이터 처리를 필요로 한다. 이러한 어택은 "역 설계(reverse engineering)"을 이용한 집적 회로의 분석에 의해 가능하다. 이러한 분석에 의해 집적 회로의 동작을 분석할 수 있을 뿐만 아니라 데이터 내용 또는 동작 순서의 조작을 위해 동작에 영향을 줄 수 있다.
실제로는 이러한 분석을 적어도 어렵게 할 수 있는 여러 가지 방법이 있다.
예컨대, 집적 회로를 소위 "쉴드"(shield)로 커버링하는 것이 공지되어 있다. 쉴드는 집적 회로를 통해 -일반적으로 구불구불한 형태로- 연장되는 적어도 2개의 스트립 도체로 이루어진다. 이러한 스트립 도체의 중단 또는 단락은 평가 회로에 의해 검출되며, 그 경우 상기 평가 회로는 집적 회로를 안전한 상태로 만든다. 이것은 예컨대 리셋의 트리거 또는 메모리 내용의 소거일 수 있다.
또한, 성형 물질로 이루어진 플라스틱 하우징의 분리를 검출할 수 있는 방법이 공지되어 있다. 플라스틱 성형 물질의 분리 시에 2개의 도체 열 사이에서 변하는 커패시턴스가 검출된다. 이러한 목적을 위해, 다수의 센서가 플라스틱 성형 물질 하우징에 제공된다.
또한, 칩 표면 위의 패시베이션 층의 분리를 검출하는 방법이 있다.
암호 분석 어택을 막기 위해, 안전 관련 사용 분야에서 집적 회로는 종종 "듀얼-레일 위드 프리차지"(Dual-Rail with Precharge)로서 공지된 회로 기술로 구현된다. 여기서, 하나의 비트는 2개의 상보 라인에 의해 코딩된다. 제 1 클록 단계, 소위 "예비 충전 단계"(Precharge Phase)에서는 2개의 상보 라인이 예비 충전됨으로써(논리 1 또는 하이), 이전에 저장된 정보가 소거된다. 제 2 클록 단계, 소위 "평가 단계(Evaluation Phase)에서는 2개의 라인 중 하나가 방전되고(논리 0 또는 로우), 다음 클록 에지에서 평가된다.
상기 검출 방법 모두는 집적 회로의 도체 열에 대한 액세스를 방지하기 위해 사용된다. 상기 액세스를 막지 못하면, 집적 회로의 도체 열을 통해 전송된 데이터가 분석되거나 또는 조작될 수 있다. 후자는 예컨대 전압의 인가 또는 라인의 분리에 의해 이루어질 수 있다.
도 1은 본 발명에 따른 회로 장치의 제 1 실시예.
도 2는 본 발명에 따른 회로 장치의 제 2 실시예.
도 3은 신호 라인 및 2개의 라인 쌍의 신호 파형의 예.
도 4 내지 7은 4개의 상태 테이블.
본 발명의 목적은 보호를 향상시킬 수 있는, 집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징을 가진 회로 장치 및 청구항 제 4항의 특징을 가진 방법에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
집적 회로는 상기 "듀얼-레일 위드 프리차지"(Dual-Rail with Precharge) 기술로 조작된다. 즉, 하나의 비트의 코딩을 위해 하나의 라인 쌍이 사용된다. 집적 회로는 다수의 라인 쌍을 가질 수 있다. 본 발명에 따라 클록 신호를 전달하는 신호 라인 및 적어도 하나의 라인 쌍은 검출기 회로에 접속되며, 상기 검출기 회로는 상기 신호 라인 및 상기 라인 쌍의 신호에 따라 집적 회로의 동작 순서를 변동시킨다.
변형예에서, 적어도 하나의 라인 쌍의 각각의 라인은 직접 검출기 회로에 접속된다. 대안으로서, 상기 라인 쌍은 멀티플렉서에서 검출기 회로에 접속될 수 있다. 클록 신호를 전달하는 신호 라인은 두 변형예에서 검출기 회로에 접속된다.
본 발명에 따른 회로 장치는 "듀얼-레일 위드 프리차지"(Dual-Rail with Precharge)기술의 유효 상태에서 5개의 금지된 상태는 유효 논리 상태와는 반대라는 사실을 이용한다. 이것은 검출기 회로에 의해 검출되기 때문에, 필요한 경우에 집직 회로의 동작 순서가 변경될 수 있다.
본 발명에 따른 회로 장치는, 물리적 어택(예컨대, 니들링, FIB "Focused Ion Beam", 빛-, 온도-, 전압 조작)으로부터 보호되는 회로의 작동 시에 금지된 상태의 검출과 더불어, 제조 에러 테스트 시에, 즉 회로의 셀프 테스트 시에 이미 활성화될 수 있다. 이로 인해, 제조 에러, 예컨대 스턱-앳-원(Stuck-At-One)-에러 또는 스턱-앳-제로(Stuck-At-Zero)-에러가 검출될 수 있다. 집적 회로의 제조 시, 어택이 주어지지 않는 것을 전제로 하기 때문에, 라인 쌍에서의 유효하지 않은 값은 오동작, 예컨대 단락을 지시한다.
본 발명에 따른 회로 장치는 바람직하게는 매우 간단히 구성되는데, 그 이유는 이것이 클록 신호를 전달하는 신호 라인과 라인 쌍을 가진 단 하나의 검출기 회로만을 부가로 필요로 하기 때문이다.
본 발명에 따른 회로 장치의 동작은 하기에 설명되는 방법에서 명확해진다.
신호 라인의 제 1 신호값에서, 하나의 라인 쌍의 2 라인이 동일한 신호 레벨을 갖는지가 검출된다. 신호 라인의 제 2 신호값에서, 하나의 라인 쌍의 2 라인이 상이한 신호 레벨을 갖는지가 검출된다. 예상되는 결과와 다르면, 집적 회로의 동작 순서가 변동된다.
달리 표현하면, 이것은 하기에서 상세히 설명되는 5개의 금지된 상태 중 하나의 상태에서, 집적 회로의 하나의 동작 순서가 야기된다는 것을 의미한다. 본 발명에 따른 방법은 하나의 라인 쌍의 2 라인의 충전 상태(신호 레벨)를 모니터링하는데 사용된다. 상기 금지된 상태의 체크는 상태 테이블에 의해 이루어질 수 있다. 상태 테이블의 회로 기술적 구현은 표준화되어 있기 때문에, 여기서는 상세히 설명하지 않는다.
예비 충전 단계는 제 1 신호값에서 선택적으로 논리 0 또는 논리 1로 규정될 수 있다.
바람직하게는 신호 라인의 제 1 신호 값은 논리 0이다. 이 경우에는 상태 테이블은 "듀얼-레일 위드 프리차지"(Dual-Rail with Precharge) 기술에서의 통상의 조치에 상응한다.
신호 라인에 제 1 신호값이 인가되는 동안, 하나의 라인 쌍의 2 라인의 신호 레벨은 각각 논리 0 또는 논리 1을 갖는다. 따라서, 상기 2개의 상태 중 하나에 의해 유효 "예비 충전"이 규정된다. 따라서, 3개의 남은 다른 상태는 금지된 상태를 규정한다.
이에 따라서 신호 라인의 제 2 신호값은 논리 1 또는 논리 0을 갖는다. 즉, 제 2 신호값은 기본적으로 신호 라인의 제 1 신호값에 상보적이다.
제 2 신호값이 신호 라인에 인가되는 동안, 하나의 라인 쌍의 제 1 라인의 신호값은 논리 0 또는 논리 1인 한편, 제 2 라인의 신호 레벨은 논리 1 또는 논리 0, 즉 상보적이다.
결과적으로, 신호 라인의 제 2 신호값 동안 하나의 라인 쌍의 2 라인에 동일한 값이 인가되면, 금지된 상태가 주어진다. 따라서, 전체적으로 5개의 금지된 상태가 나타난다.
이하, 본 발명에 따른 조치를 첨부된 도면을 참고로 구체적으로 설명한다.
도 1은 집적 회로에 대한 어택을 검출하기 위한 본 발명에 따른 회로 장치의 제 1 실시예이다. 집적 회로는 도 1에서 회로 블록(A, B)으로 도시되며, 그들 사이에 도체 열(1 내지 5)이 배치된다. 도체 열(1)은 신호 라인(Clock)이고, 이 라인을 통해 클록 신호가 공급된다. 또한, 예컨대 2개의 라인 쌍(L1.1, L2.1) 및 (L1.n, L2.n)이 도시된다. 따라서, 이 실시예에서는 회로 블록(A, B) 사이로 2비트가 전송될 수 있다. 기본적으로 4개의 라인 쌍이 회로 블록(A, B) 사이에 접속될 수 있다.
본 발명에 따라 도체 열을 모니터링하기 위해 검출기 회로(11)가 제공된다. 회로 블록(A, B) 사이에 접속된 신호 라인(1 내지 5) 각각은 검출기 회로(11)에 접속된다. 검출기 회로에 대한 접속은 도체 열(6 내지 10)에 의해 이루어진다. 금지된 상태의 경우, 검출기 회로(11)는 라인(12)를 통해 알람을 트리거시키고, 그로 인해 집적 회로가 예컨대 새로 스타트되거나 또는 안전 관련 데이터가 소거될 수 있다.
또한, 검출기 회로(11)가 선택적으로 신호 라인(13)에 의해 활성화되거나 비활성화될 수 있다.
도 1에 따른 제 1 실시예에서, 신호 라인(1 내지 5) 각각은 직접 검출기 회로(11)에 접속된다. 도 2에 따른 실시예에서는 클록 신호가 인가되는 신호 라인(1)만이 신호 라인(6)을 통해 직접 검출기 회로(11)에 접속된다. 라인 쌍(L1.1, L2.1 및 L1.n, L2.n)은 멀티플렉서(14)를 통해 검출기 회로(11)에 접속된다.
도 1에서는 모든 라인 쌍의 체크가 동시에 이루어질 수 있는 한편, 도 2에서는 라인 쌍들이 차례로 금지된 상태에 대해 체크된다. 멀티플렉서의 동작은 선행 기술에 충분히 공지되어 있기 때문에, 여기서는 그 동작에 대한 상세한 설명은 생략한다.
도 4 내지 7의 상태 테이블에 의해, 본 발명에 따른 회로 장치의 동작이 보다 양호하게 이해될 수 있다. 제 1 열에는 가능한 상태의 번호가 표시된다. 열 2 내지 4는 신호 라인(Clock) 및 하나의 라인 쌍, 본 경우에는 L1.k, L2.k로 표시된 라인 쌍의 2개의 라인의 가능한 상태를 나타낸다. 더미 k는 라인 쌍 1 내지 n을 나타낸다. 마지막 열에는 검출기 회로(11)에 의해 모니터링되는 논리값이 제시된다.
처음 4개의 상태(상태 번호 1 내지 4) 동안 신호 라인(Clock)은 소위 예비 충전 단계에 있다. 상기 단계 동안, 하나의 라인 쌍(L1.k, L2.k)의 2개의 라인의 충전 상태는 동일한 값을 가져야 한다. 도 4 및 6에서 이것은 L1.k 및 L2.k가 논리 1의 값을 갖는 경우인 한편, 도 5 및 도 7에서는 논리 0의 값을 갖는 경우이다.
소위 "평가 단계"(상태 번호 5 내지 8)에서는 라인(L1.k, L2.k)이 동일한 충전 상태를 갖지 않아야 한다. 같은 경우에는 에러 또는 어택이 존재한다. 상태 번호 6에는 선택적으로 논리 0의 값 또는 논리 1의 값이 할당될 수 있다. 그것에 따라 상태 번호 7의 논리 값은 1 또는 0이다. 즉, 상기 논리값은 상태 번호 6의 논리값에 대해 상보적이다.
도 4 및 5에 도시된, 본 발명에 따른 검출 방법에 대한 상태 테이블의 사용이 바람직한데, 그 이유는 예비 충전 단계가 신호 라인(Clock)의 논리값 0에서 실행되기 때문이다. 대안으로서, 예비 충전 단계가 논리 1의 값에서 그리고 평가 단계가 논리 0에서 실행되는 것도 가능하다. 이것은 상태 테이블 6 및 7에 도시된다.
도 3에는 신호 라인(Clock) 및 2개의 라인 쌍(L1.1, L2.1 및 L1.n, L2.n)의 신호 파형이 도시된다. 금지된 상태, 예컨대 에러 또는 어택이 존재하는지의 여부를 체크하기 위해, 기본적으로 신호 라인의 신호 및 라인 쌍의 신호가 서로 비교되어야 한다. 도 3에 도시된 신호 파형은 도 4의 상태 테이블에 따라 평가된다. 따라서, 제 1 라인 쌍에서는 신호 라인(Clock)(클록 단계 T0)의 제 1 신호 값 동안 이미 에러가 존재하는데, 그 이유는 제 2 라인(L2.1)은 예비 충전 단계 동안 동일한 신호값을 갖지 않기 때문이다. 클록 단계(T7) 또는 (T9)동안 "평가 단계" 동안 에러가 존재하는데, 그 이유는 거기서 상기 라인 쌍(1)의 2개의 라인의 신호 상태가 동일한 충전 상태를 갖기 때문이며, 이것은 도 4의 상태 테이블에 따라 금지된다. 또 다른 에러는 클록 단계(T10) 동안 나타난다.
이에 반해, n 번째 라인 쌍의 신호 파형은 도 4에 따른 상태 테이블과의 비교에서 나타나는 바와 같이 에러를 갖지 않는다.
Claims (8)
- 제 1 회로 블록(A) 및 제 2 회로 블록(A)을 가지는 집적 회로(A, B)에 대한 원하지 않는 어택을 검출하기 위한 회로 장치에 있어서,- 상기 제 1 및 제 2 회로 블록 사이에 접속된, 클록신호를 수용하기 위한 신호 라인(1);- 비트의 코딩을 위해 사용되고 제 1 및 제 2 회로 블록(A, B) 사이에 접속된 적어도 하나의 라인 쌍(2, 3; 4, 5); 및상기 신호 라인(1)과 상기 적어도 하나의 라인 쌍(2, 3; 4, 5)에 접속된 검출기 회로(11)를 포함하여 이루어지고,상기 검출기 회로(11)는, 상태 테이블을 기초로 하여 유효 및 금지된 상태들을 포함하여 이루어지는, 상기 신호 라인(1) 및 상기 적어도 하나의 라인 쌍(2, 3; 4, 5)의 신호들을 검출하며; 상기 검출기 회로는 금지된 상태가 존재하는지의 여부를 체크하는 것을 특징으로 하는 회로 장치.
- 제 1항에 있어서,상기 적어도 하나의 라인 쌍(2, 3; 4, 5)의 각각의 라인은 검출기 회로(11)에 직접 접속되는 것을 특징으로 하는 회로 장치.
- 제 1항에 있어서,상기 라인 쌍(2, 3; 4, 5)은 멀티플렉서를 통해 검출기 회로에 접속되는 것을 특징으로 하는 회로 장치.
- 제 1 및 제 2 회로 블록 사이에서 각각 하나의 비트를 전송하기 위한 하나의 라인 쌍(2, 3; 4, 5) 및 클록 신호를 수용하는 신호 라인(1)을 포함하여 이루어지는 집적회로에 대한 원하지 않는 어택을 검출하기 위한 방법에 있어서,a1) 상기 신호 라인(1)의 제 1 신호값 동안에, 상기 하나의 라인 쌍(2, 3; 4, 5)의 2 라인들상의 값들을 모니터링하는 단계;a2) 상기 신호 라인(1)의 제 1 신호값 동안에 상기 2 라인들이 동일한 신호 레벨을 갖는지를 체크하는 단계;a3) 상기 신호 라인(1)의 제 1 신호값 동안에 상기 2 라인들이 동일한 신호 레벨을 가지는 경우 상기 집적회로의 동작 순서를 변동시키는 단계;b1) 상기 신호 라인(1)의 제 2 신호값 동안에, 상기 하나의 라인 쌍(2, 3; 4, 5)의 상기 2 라인들을 모니터링하는 단계;b2) 상기 신호 라인(1)의 제 2 신호값 동안에 상기 2 라인들이 상이한 신호 레벨을 갖는지를 체크하는 단계;b3) 상기 신호 라인(1)의 제 2 신호값 동안에 상기 2 라인들이 상이한 신호 레벨을 가지는 경우 상기 집적회로의 동작 순서를 변동시키는 단계를 포함하는 것을 특징으로 하는, 집적 회로에 대한 어택을 검출하는 방법.
- 제 4항에 있어서,상기 신호 라인(1)의 제 1 신호값이 논리 0 또는 논리 1인 것을 특징으로 하는 방법.
- 제 5항에 있어서,상기 하나의 라인 쌍(2, 3; 4, 5)의 상기 2 라인들의 신호 레벨이 각각 논리 0 또는 각각 논리 1 인 것을 특징으로 하는 방법.
- 제 4항 내지 제 6항 중 어느 한 항에 있어서,상기 신호 라인(1)의 제 2 신호값이 논리 1 또는 논리 O인 것을 특징으로 하는 방법.
- 제 7항에 있어서,상기 하나의 라인 쌍(2, 3; 4, 5)의 제 1 라인의 신호 레벨이 논리 0 또는 논리 1 인 한편, 제 2 라인의 신호 레벨은 논리 1 또는 논리 0인 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10044837A DE10044837C1 (de) | 2000-09-11 | 2000-09-11 | Schaltungsanordnung und Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung |
DE10044837.2 | 2000-09-11 | ||
PCT/DE2001/003335 WO2002021241A2 (de) | 2000-09-11 | 2001-08-30 | Schaltungsanordnung und verfahren zum detektieren eines unerwünschten angriffs auf eine integrierte schaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030032016A KR20030032016A (ko) | 2003-04-23 |
KR100508891B1 true KR100508891B1 (ko) | 2005-08-18 |
Family
ID=7655776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-7003500A KR100508891B1 (ko) | 2000-09-11 | 2001-08-30 | 집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법 |
Country Status (13)
Country | Link |
---|---|
US (1) | US7106091B2 (ko) |
EP (1) | EP1334416B1 (ko) |
JP (1) | JP4094944B2 (ko) |
KR (1) | KR100508891B1 (ko) |
CN (1) | CN1199092C (ko) |
AT (1) | ATE293806T1 (ko) |
BR (1) | BR0113810A (ko) |
DE (2) | DE10044837C1 (ko) |
MX (1) | MXPA03002064A (ko) |
RU (1) | RU2251724C2 (ko) |
TW (1) | TW539935B (ko) |
UA (1) | UA72342C2 (ko) |
WO (1) | WO2002021241A2 (ko) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10155802B4 (de) * | 2001-11-14 | 2006-03-02 | Infineon Technologies Ag | Halbleiterchip mit FIB-Schutz |
DE10221657A1 (de) * | 2002-05-15 | 2003-11-27 | Infineon Technologies Ag | Informationsmatrix |
DE10254658A1 (de) * | 2002-11-22 | 2004-06-03 | Philips Intellectual Property & Standards Gmbh | Mikrocontroller und zugeordnetes Verfahren zum Abarbeiten der Programmierung des Mikrocontrollers |
DE10324049B4 (de) * | 2003-05-27 | 2006-10-26 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zum Betreiben der integrierten Schaltung |
DE10345240A1 (de) * | 2003-09-29 | 2005-05-04 | Infineon Technologies Ag | Integrierte Schaltung mit Strahlungssensoranordnung |
DE10347301B4 (de) | 2003-10-08 | 2007-12-13 | Infineon Technologies Ag | Schaltung mit einem Bus mit mehreren Empfängern |
FR2865828A1 (fr) * | 2004-01-29 | 2005-08-05 | St Microelectronics Sa | Procede de securisation du mode de test d'un circuit integre par detection d'intrusion |
FR2865827A1 (fr) * | 2004-01-29 | 2005-08-05 | St Microelectronics Sa | Securisation du mode de test d'un circuit integre |
US7555787B2 (en) * | 2004-02-24 | 2009-06-30 | Nxp B.V. | IC intrusion detection |
DE102004014435A1 (de) * | 2004-03-24 | 2005-11-17 | Siemens Ag | Anordnung mit einem integrierten Schaltkreis |
DE102004020576B4 (de) * | 2004-04-27 | 2007-03-15 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung mit schaltbarer Ladungsneutralität und Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente |
JP4815141B2 (ja) * | 2005-03-29 | 2011-11-16 | 富士通株式会社 | 回路異常動作検出システム |
FR2885417A1 (fr) * | 2005-05-04 | 2006-11-10 | St Microelectronics Sa | Circuit integre comportant un mode de test securise par detection de l'etat chaine des cellules configurables du circuit integre |
US7694197B2 (en) | 2005-07-08 | 2010-04-06 | Stmicroelectronics, Sa | Integrated circuit comprising a test mode secured by detection of the state of a control signal |
FR2888330B1 (fr) * | 2005-07-08 | 2007-10-05 | St Microelectronics Sa | Circuit integre comportant un mode de test securise par detection de l'etat d'un signal de commande |
DE102005037357B3 (de) * | 2005-08-08 | 2007-02-01 | Infineon Technologies Ag | Logikschaltung und Verfahren zum Berechnen eines maskierten Ergebnisoperanden |
US7881465B2 (en) * | 2005-08-08 | 2011-02-01 | Infineon Technologies Ag | Circuit and method for calculating a logic combination of two encrypted input operands |
DE102005042790B4 (de) | 2005-09-08 | 2010-11-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung und Verfahren zum Betrieb einer solchen |
FR2897439A1 (fr) * | 2006-02-15 | 2007-08-17 | St Microelectronics Sa | Circuit elelctronique comprenant un mode de test securise par l'utilisation d'un identifiant, et procede associe |
DE102007010771A1 (de) * | 2007-03-06 | 2008-10-30 | Robert Bosch Gmbh | Verfahren zur Bestimmung einer asymmetrischen Signalverzögerung eines Signalpfades innerhalb einer integrierten Schaltung |
KR101299602B1 (ko) | 2007-03-27 | 2013-08-26 | 삼성전자주식회사 | 리버스 엔지니어링을 보호하는 집적회로 |
US8188860B2 (en) * | 2007-10-22 | 2012-05-29 | Infineon Technologies Ag | Secure sensor/actuator systems |
US8195995B2 (en) | 2008-07-02 | 2012-06-05 | Infineon Technologies Ag | Integrated circuit and method of protecting a circuit part of an integrated circuit |
DE102008036422A1 (de) * | 2008-08-05 | 2010-02-11 | Infineon Technologies Ag | Halbleiter-Chip mit Prüfeinrichtung |
FR2935059B1 (fr) * | 2008-08-12 | 2012-05-11 | Groupe Des Ecoles De Telecommunications Get Ecole Nationale Superieure Des Telecommunications Enst | Procede de detection d'anomalies dans un circuit de cryptographie protege par logique differentielle et circuit mettant en oeuvre un tel procede |
FR2938953B1 (fr) * | 2008-11-21 | 2011-03-11 | Innova Card | Dispositif de protection d'un boitier de circuit integre electronique contre les intrusions par voie physique ou chimique. |
FR2949163B1 (fr) * | 2009-08-12 | 2011-12-09 | St Microelectronics Rousset | Surveillance de l'activite d'un circuit electronique |
US8874926B1 (en) * | 2012-03-08 | 2014-10-28 | Sandia Corporation | Increasing security in inter-chip communication |
JP5954872B2 (ja) * | 2012-09-20 | 2016-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
CN103035077A (zh) * | 2012-11-29 | 2013-04-10 | 深圳市新国都技术股份有限公司 | 一种pos机数据信息保护电路 |
US9397666B2 (en) * | 2014-07-22 | 2016-07-19 | Winbond Electronics Corporation | Fault protection for clock tree circuitry |
EP2983102A1 (en) | 2014-08-07 | 2016-02-10 | EM Microelectronic-Marin SA | Integrated circuit with distributed clock tampering detectors |
EP3147830B1 (en) | 2015-09-23 | 2020-11-18 | Nxp B.V. | Protecting an integrated circuit |
FR3054344B1 (fr) * | 2016-07-25 | 2018-09-07 | Tiempo | Circuit integre protege. |
US10547461B2 (en) | 2017-03-07 | 2020-01-28 | Nxp B.V. | Method and apparatus for binding stacked die using a physically unclonable function |
US10839109B2 (en) | 2018-11-14 | 2020-11-17 | Massachusetts Institute Of Technology | Integrated circuit (IC) portholes and related techniques |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
US5027397A (en) | 1989-09-12 | 1991-06-25 | International Business Machines Corporation | Data protection by detection of intrusion into electronic assemblies |
JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
RU2106686C1 (ru) | 1993-06-24 | 1998-03-10 | Владимир Владимирович Волга | Способ защиты от обращений к памяти эвм посторонних пользователей и устройство для его осуществления |
US5377264A (en) * | 1993-12-09 | 1994-12-27 | Pitney Bowes Inc. | Memory access protection circuit with encryption key |
US5825878A (en) * | 1996-09-20 | 1998-10-20 | Vlsi Technology, Inc. | Secure memory management unit for microprocessor |
US5861662A (en) | 1997-02-24 | 1999-01-19 | General Instrument Corporation | Anti-tamper bond wire shield for an integrated circuit |
US6381692B1 (en) * | 1997-07-16 | 2002-04-30 | California Institute Of Technology | Pipelined asynchronous processing |
US6496119B1 (en) | 1998-11-05 | 2002-12-17 | Infineon Technologies Ag | Protection circuit for an integrated circuit |
-
2000
- 2000-09-11 DE DE10044837A patent/DE10044837C1/de not_active Expired - Fee Related
-
2001
- 2001-08-30 EP EP01967051A patent/EP1334416B1/de not_active Expired - Lifetime
- 2001-08-30 AT AT01967051T patent/ATE293806T1/de not_active IP Right Cessation
- 2001-08-30 DE DE50105977T patent/DE50105977D1/de not_active Expired - Lifetime
- 2001-08-30 CN CNB018154638A patent/CN1199092C/zh not_active Expired - Lifetime
- 2001-08-30 WO PCT/DE2001/003335 patent/WO2002021241A2/de active IP Right Grant
- 2001-08-30 JP JP2002524791A patent/JP4094944B2/ja not_active Expired - Fee Related
- 2001-08-30 UA UA2003032024A patent/UA72342C2/uk unknown
- 2001-08-30 KR KR10-2003-7003500A patent/KR100508891B1/ko active IP Right Grant
- 2001-08-30 RU RU2003110325/09A patent/RU2251724C2/ru not_active IP Right Cessation
- 2001-08-30 MX MXPA03002064A patent/MXPA03002064A/es active IP Right Grant
- 2001-08-30 BR BR0113810-3A patent/BR0113810A/pt not_active IP Right Cessation
- 2001-09-10 TW TW090122378A patent/TW539935B/zh not_active IP Right Cessation
-
2003
- 2003-03-11 US US10/386,332 patent/US7106091B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20030032016A (ko) | 2003-04-23 |
ATE293806T1 (de) | 2005-05-15 |
CN1460203A (zh) | 2003-12-03 |
JP2004508630A (ja) | 2004-03-18 |
BR0113810A (pt) | 2004-01-13 |
DE10044837C1 (de) | 2001-09-13 |
MXPA03002064A (es) | 2003-10-06 |
RU2251724C2 (ru) | 2005-05-10 |
US7106091B2 (en) | 2006-09-12 |
CN1199092C (zh) | 2005-04-27 |
WO2002021241A2 (de) | 2002-03-14 |
UA72342C2 (en) | 2005-02-15 |
TW539935B (en) | 2003-07-01 |
JP4094944B2 (ja) | 2008-06-04 |
US20030218475A1 (en) | 2003-11-27 |
EP1334416B1 (de) | 2005-04-20 |
EP1334416A2 (de) | 2003-08-13 |
DE50105977D1 (de) | 2005-05-25 |
WO2002021241A3 (de) | 2003-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100508891B1 (ko) | 집적 회로에 대한 어택을 검출하기 위한 회로 장치 및 방법 | |
RU2232420C2 (ru) | Схема защиты для интегральной схемы | |
US20200349295A1 (en) | Tamper detection countermeasures to deter physical attack on a security asic | |
TWI614634B (zh) | 偵測錯誤注入的方法與裝置 | |
US4525599A (en) | Software protection methods and apparatus | |
US6798234B2 (en) | Apparatus for protecting an integrated circuit formed in a substrate and method for protecting the circuit against reverse engineering | |
US11387196B2 (en) | On-chip security circuit for detecting and protecting against invasive attacks | |
JP2005072514A (ja) | 保護回路および半導体装置 | |
WO2011088938A1 (en) | Paired programmable fuses | |
US7242080B2 (en) | Semiconductor wafer with information protection function | |
EP2780938A2 (en) | Active shield with electrically configurable interconnections | |
US20060050876A1 (en) | Integrated circuit with coded security signal, security process, corresponding security device and signal coded using a dynamic key | |
US7529999B2 (en) | Integrated circuit arrangement and method | |
US20030133241A1 (en) | Method and arrangement for protecting digital parts of circuits | |
CN210403694U (zh) | 一种芯片的防攻击保护结构 | |
Amin et al. | Trojan counteraction in hardware: a survey and new taxonomy | |
JP2008293144A (ja) | 半導体集積回路及びicカード | |
CN110391187B (zh) | 一种芯片的防攻击保护结构 | |
CN111800272B (zh) | 一种针对ro puf输出响应的可靠性自检电路及方法 | |
CN1540525A (zh) | 在集成电路卡中的安全保护装置 | |
US20220301649A1 (en) | Protection of the content of a fuse memory | |
CN2613828Y (zh) | 在集成电路卡中的安全保护装置 | |
Bahuguna | Review of Smartcard Attacks and Countermeasures | |
SU1100584A1 (ru) | Устройство дл контрол печатных плат и электрического монтажа |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120730 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20130802 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20140801 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20160729 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20170728 Year of fee payment: 13 |