JP4094944B2 - 集積回路に対する望ましくない攻撃を検出する回路構成および方法 - Google Patents
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Description
例えば、マイクロプロセッサ、セキュリティトークンまたは他のデータ処理ユニットにおいて用いられる多くの回路は、物理的攻撃および傍受から守られた、高いセキュリティレベルのデータ処理を必要とする。このような攻撃は、「リバースエンジニアリング(Reverse Engineering)」を用いて集積回路を分析することによって可能である。この分析を用いて、集積回路の機能態様を分析することも、データコンテンツまたは機能シーケンスを操作(Manipulation)する目的で機能態様に影響を及ぼすことも可能である。
実際に、このような分析が少なくとも困難にされ得る種々の方法が既に存在する。
例えば、集積回路を、いわゆる「シールド」で覆うことが公知である。この場合、シールドは、少なくとも2つの集積回路上に(通常、蛇行形状に)延びる導体路を含む。この導体路の中断または短絡は、評価回路によって検出され、その後、集積回路を安全な状態にする。これは、例えば、リセットを引き起こすか、またはメモリ内容を消去し得る。
さらに、可塑材料を含む樹脂ハウジングの除去が検出され得る方法が公知である。この場合、樹脂可塑材料が除去される際に、2つの導体トラック間で変化する容量が検出される。この目的のために、複数のセンサが樹脂可塑材料ハウジングに提供される。
さらに、チップ表面上のパッシベーション層の除去を検出する方法がある。
暗号解析による攻撃を阻止するために、セキュリティ関連の使用領域における集積回路は、大抵の場合「プリチャージを用いるデュアルレイル(Dual−Rail with Precharge)」として公知の回路技術を用いて実現される。この場合、ビットは、2つの相補的な線を用いて符号化される。第1のクロック位相、いわゆる「プリチャージ位相」において、両方の相補的な線がプリチャージされる(論理値1または高)。これにより、予め格納された情報が消去される。第2のクロック位相、いわゆる「評価位相」において、2つの線のうちの1つがディスチャージされ(論理値0または低)次のクロックエッジにおいて評価される。
上述のすべての検出方法は、集積回路の導体トラックへのアクセスを回避するために利用される。これらのハードルが跳び超えられるとすぐに、集積回路の導体トラックを介して送信されたデータが分析されるか操作され得る。これは、例えば、電圧の印加によって、または、線の切断によって行われ得る。
従って、本発明の課題は、集積回路に対する望ましくない攻撃を検出する回路構成および方法を提示し、改善された保護を可能にすることである。
この課題は、回路構成を記載する請求項1の特徴、および方法が記載される請求項4の特徴を用いて解決される。有利な実施形態は、従属請求項から明らかである。
この場合、集積回路は、上述の「プリチャージを用いるデュアルレイル」技術を用いる。すなわち、ビットを符号化するために、対をなす線が用いられる。ここで、集積回路は、複数の対をなす線を有し得る。本発明により、クロック信号が付与される信号線、および少なくとも1つの対をなす線が検出器回路と接続され、この検出器回路は、信号線および少なくとも1つの対をなす線の信号に依存して、集積回路の機能シーケンスを変更する。
一変形において、少なくとも1つの対をなす線の各線は、検出器回路と直接的に接続される。あるいは、マルチプレクサにおける対をなす線が検出器回路と接続され得る。クロック信号が付与される信号線は、2つの変形の各々において、検出器回路と接続される。
本発明による回路構成は、この場合、「プリチャージを用いるデュアルレイル」技術における有効な状態、有効な論理状態に、5つの禁止された状態が対立するという事情を利用する。これらは、検出器回路によって検出される。これによって、必要に応じて、集積回路の機能シーケンスは変更され得る。
物理的攻撃(例えば、ピン、FIB「収束イオンビーム(Focused Ion Beam)」、光の操作、温度操作、電圧操作)を示す、保護された回路の動作時に禁止された状態を検出することと並んで、本発明による回路構成は、既に製品試験、すなわち、回路の自己診断の際に活性化され得る。これによって、製品のエラー、例えば、スタックアトワン(Stuck−At−One)またはスタックアトゼロエラー(Stuck−At−Zero−Fehler)が検出され得る。集積回路の製造の際には、攻撃が存在しないことが想定され得るので、対をなす線における無効の値は、短絡などの機能障害を示す。
本発明による回路構成は、有利にも、極めて容易に設けられる。なぜなら、この回路構成は、さらに1つの検出器回路を必要とするのみだからである。この検出器回路は、対をなす線、およびクロック信号が付与される信号線を有する。
本発明による回路構成の機能態様は、以下に記載の方法から明らかになる。
信号線の第1の信号値において、対をなす線の2つの線が同じ信号レベルに基づいて検出される。信号線の第2の信号値において、対をなす線の2つの線は、異なった信号レベルに基づいて検出される。この場合、予定される結果と異なる場合、集積回路の機能シーケンスが変更される。
換言すると、このことは、以下に詳細に説明される5つの禁止された状態のうちの1つにおいて、集積回路の機能シーケンスが導き出されることを意味する。ここで、本発明による方法は、対をなす線の両方の線の負荷状態(信号レベル)を監視するために用いられる。ここで、禁止された状態の点検は、状態表または有効性テーブルを用いて示され得る。有効性テーブルの回路技術を用いた実現は、標準的課題を示し、従って、ここでは詳細には説明されない。
プリチャージ位相は、原則的には、選択的に、第1の信号値の場合、論理値0または論理値1が規定され得る。
有利にも、信号線の第1の信号値は論理値0である。この場合、状態表は、「プリチャージを用いるデュアルレイル」技術における通常の手順に対応する。
信号線に第1の信号値が存在する間、対をなす線の2つの線の信号レベルは、一実施形態において、それぞれ論理値0またはそれぞれ論理値1である。従って、これらの2つの状態の内の1つによって、有効な「プリチャージ」が規定される。従って、それぞれ他の残りの3つの状態は、禁止された状態である。
これに対応して、信号線の第2の信号値は、論理値1または論理値0である。従って、第2の信号値は、基本的に、信号線の第1の信号値に対して補完的である。
第2の信号値が信号線に存在する間、対をなす線の第1の線の信号値は、論理値0または1であり、第2の線の信号レベルが論理値1または0の間、従って、相補的である。
従って、信号線が第2の信号値の間、信号線は、対をなす線の両方の線において同じ値が存在する場合に、禁止された状態が存在する。従って、全体として、5つの禁止された状態が生じる。
本発明によるアプローチは、以下の図を参照してさらに説明される。
図1は、集積回路に対する望ましくない攻撃を検出する、本発明による回路構成の第1の例示の実施形態を示す。集積回路は、この図1において、回路ブロックA、Bによって例示的に示される。回路ブロックAと回路ブロックBとの間には導体トラック1〜5が位置する。ここで、導体トラック1は、クロック信号が付与された信号線「クロック」を示す。さらに、例示的に、2つの対をなす線L1.1、L2.1およびL1.n、L2.nが示される。従って、回路ブロックAとBとの間で、この例示の実施形態において、2つのビットが伝送され得る。原則的に、当然、回路ブロックAと回路ブロックBとの間には任意の複数の対をなす線が接続され得る。
本発明によれば、導体トラックを監視するために、検出器回路11が提供される。回路ブロックAと回路ブロックBとの間に接続される信号線1〜5のそれぞれは、検出器回路11と接続される。このことは、導体トラック6〜10によって示される。禁止された状態の場合、検出器回路11は、線12を介して警報を発する。これによって、集積回路は、例えば、再スタートされ得るか、またはセキュリティ関連のデータが消去され得る。
検出器回路11を選択的に、信号線13を用いて活性化するか、または不活性化することがさらに考えられ得る。
図1による第1の例示の実施形態において、信号線1〜5のそれぞれは、検出器回路11と直接的に接続される。図2による例示の実施形態において、クロック信号が存在する信号線1のみが信号線6を介して検出器回路11と直接的に接続される。これに対して、対をなす線L1.1、L2.1およびL1.n、L2.nは、マルチプレクサ14を介して検出器回路11と接続される。
図1において、すべての対をなす線の点検が同時に行われ得る一方で、図2における対をなす線は、禁止された状態に基づいて連続して点検される。従来技術のマルチプレクサの機能態様は、十分に公知であるので、ここでは機能態様についての詳細な説明は省略される。
図4〜図7における状態表を参照して、本発明による回路構成の機能態様がより良好に理解され得る。第1の列において、可能な状態の数が表示される。列2〜4は、信号線クロック、およびこの場合L1.k、L2.kと表示される対をなす線の2つの線の可能な状態を示す。ここで、相関詞kは、対をなす線1〜nの代わりに表す。最後の列は、検出器回路11によって監視される論理値が記載される。
最初の4つの状態(状態数1〜4)の間、信号線クロックは、いわゆるプリチャージ位相にある。この位相の間、対をなす線L1.k、L2.kの2つの線の負荷状態は、同じ値を有さなければならない。図4および図6において、このことは、L1.kおよびL2.kが論理値1を有する場合に当てはまり、図5および図7において、論理値0である場合に当てはまる。
いわゆる「評価位相」(状態数5〜8)において、線L1.k、L2.kは、同じ負荷状態を有してはならない。この場合、エラーまたは攻撃が存在する。選択的に、状態数6に、論理値0または1を割り当てることが可能である。従って、論理値は、状態数7の場合、1または0であり、すなわち、論理値は、状態数6の論理値に対して補完的である。
本発明による検出方法の、図4および図5に示される状態表を使用することは有利である。なぜなら、プリチャージ位相は、信号線クロックの論理値が0の場合に実行されるからである。あるいは、プリチャージ位相が論理値1の場合に、評価位相は論理値0の場合に実行されることも当然考えられ得る。このことは、状態表6および7に示される。
図3において、信号線「クロック」ならびに2つの対をなす線L1.1、L2.1およびL1.n、L2.nの例示的信号プロファイルが示される。禁止された状態、例えば、エラーまたは攻撃が存在するか否かを点検するために、基本的に、信号線の信号および対をなす線の信号が互いに比較されなければならない。図3に示される信号プロファイルは、図4による状態表に従って評価される。従って、第1の対をなす線において、すでに、信号線「クロック」の第1の信号値の間(クロック位相T0)にエラーが存在する。なぜなら、第2の線L2.1は、「プリチャージ位相」の間、同じ信号値をとらないからである。クロック位相T7またはT9の間、「評価位相」の間、それぞれ1つのエラーが存在する。なぜなら、そこでは、対をなす線1の両方の線の信号状態が、同じ負荷状態を有するからである。このことは、図4による状態表によると禁止されている。さらなるエラーは、クロック位相T10の間に見出される。
これに対して、n番目の対をなす線の信号プロファイルは、図4による状態表との比較が示すように、異常なしである。
【図面の簡単な説明】
【図1】 図1は、本発明による回路構成の第1の例示の実施形態を示す。
【図2】 図2は、本発明による回路構成の第2の例示の実施形態を示す。
【図3】 図3は、信号線および2つの対をなす線の例示の信号プロファイルを示す。
【図4】 図4は、状態表を示す。
【図5】 図5は、状態表を示す。
【図6】 図6は、状態表を示す。
【図7】 図7は、状態表を示す。
【符号の説明】
1〜5 導体トラック
6〜10 導体トラック
11 検出器回路
12 信号線
13 信号線
14 マルチプレクサ
15 導体トラック
16 導体トラック
A、B 回路ブロック
Claims (8)
- 集積回路が禁止された状態にある場合に、該集積回路のための警報装置に警報信号を出力する回路であって、該集積回路は、第1の回路ブロックと第2の回路ブロックとを有し、
該回路は、
該第1の回路ブロックと該第2の回路ブロックとの間に接続された信号線であって、該信号線は、信号値を有するクロック信号を伝達し、該信号値は、プリチャージ位相を示す第1の信号値であるか、または、該第1の信号値とは異なる第2の信号値であって、評価位相を示す第2の信号値であるかのいずれかである、信号線と、
該第1の回路ブロックと該第2の回路ブロックとの間に接続された一対の線であって、該一対の線のそれぞれは、信号値を有する信号を伝達し、該一対の線は、1ビットを符号化するために用いられ、該1ビットの符号化規則は、該プリチャージ位相において該一対の線が同一の所定の信号レベルを有し、かつ、該評価位相において該一対の線が互いに異なる信号レベルを有するように予め決定されている、一対の線と、
該信号線と該一対の線とに接続された検出回路と
を備え、
該検出回路は、
該信号線および該一対の線を監視することにより、該クロック信号の信号値および該一対の線上で伝達される該信号のそれぞれの信号値を決定し、
該一対の線上で伝達される該信号の信号値を互いに比較することにより、それらが互いに同一であるか、または、互いに異なるかを決定し、
該一対の線上で伝達される該信号の信号値が互いに異なると決定され、かつ、該クロック信号の信号値が該第1の信号値であると決定された場合、または、
該一対の線上で伝達される該信号の信号値が互いに同一であると決定され、かつ、該クロック信号の信号値が該第2の信号値であると決定された場合、または、
該一対の線上で伝達される該信号の信号値が互いに同一であるが、該プリチャージ位相における符号化の間に該一対の線上で伝達されるべき該所定の信号レベルとは異なると決定され、かつ、該クロック信号の信号値が該第1の信号値であると決定された場合、
のいずれかである場合に、該集積回路が該禁止された状態にあることを示す警報信号を生成し、該警報信号を警報装置に出力する、回路。 - 前記一対の線のそれぞれは、前記検出回路に直接的に接続されている、請求項1に記載の回路。
- 前記回路は、マルチプレクサをさらに備え、
前記一対の線は、複数の対の線のうち、該マルチプレクサを介して前記検出回路に接続された一対の線である、請求項1に記載の回路。 - 集積回路が禁止された状態にある場合に、該集積回路のための警報装置に警報信号を出力する方法であって、該集積回路は、第1の回路ブロックと第2の回路ブロックとを有し、該第1の回路ブロックと該第2の回路ブロックとの間に接続された信号線が、信号値を有するクロック信号を伝達し、該信号値は、プリチャージ位相を示す第1の信号値であるか、または、該第1の信号値とは異なる第2の信号値であって、評価位相を示す第2の信号値であるかのいずれかであり、該第1の回路ブロックと該第2の回路ブロックとの間に接続された一対の線のそれぞれが、信号値を有する信号を伝達し、該一対の線は、1ビットを符号化するために用いられ、該1ビットの符号化規則は、該プリチャージ位相において該一対の線が同一の所定の信号レベルを有し、かつ、該評価位相において該一対の線が互いに異なる信号レベルを有するように予め決定されており、
該方法は、
検出回路が、該信号線を監視することにより、該クロック信号の信号値を決定することと、
該検出回路が、該一対の線を監視することにより、該一対の線上で伝達される該信号のそれぞれの信号値を決定することと、
該検出回路が、該一対の線上で伝達される該信号の信号値を互いに比較することにより、それらが互いに同一であるか、または、互いに異なるかを決定することと、
該一対の線上で伝達される該信号の信号値が互いに異なると決定され、かつ、該クロック信号の信号値が該第1の信号値であると決定された場合、または、
該一対の線上で伝達される該信号の信号値が互いに同一であると決定され、かつ、該クロック信号の信号値が該第2の信号値であると決定された場合、または、
該一対の線上で伝達される該信号の信号値が互いに同一であるが、該プリチャージ位相における符号化の間に該一対の線上で伝達されるべき該所定の信号レベルとは異なると決定され、かつ、該クロック信号の信号値が該第1の信号値であると決定された場合、
のいずれかである場合に、該検出回路が、該集積回路が該禁止された状態にあることを示す警報信号を生成し、該警報信号を警報装置に出力することと
を包含する、方法。 - 前記信号線上での前記第1の信号値を論理0および論理1のうちの1つに設定することをさらに包含する、請求項4に記載の方法。
- 前記一対の線のそれぞれの上で伝達される前記信号の信号値を論理0および論理1のうちの1つに設定することをさらに包含する、請求項5に記載の方法。
- 前記信号線上での前記第2の信号値を論理0および論理1のうちの1つに設定することをさらに包含する、請求項4に記載の方法。
- 前記一対の線のうちの第1の線上で伝達される前記信号の信号値を論理0および論理1のうちの1つに設定することと、
該一対の線のうちの該第1の線以外の第2の線上で伝達される前記信号の信号値を該第1の線上での信号値とは相補的な値に設定することと
をさらに包含する、請求項7に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10044837A DE10044837C1 (de) | 2000-09-11 | 2000-09-11 | Schaltungsanordnung und Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung |
PCT/DE2001/003335 WO2002021241A2 (de) | 2000-09-11 | 2001-08-30 | Schaltungsanordnung und verfahren zum detektieren eines unerwünschten angriffs auf eine integrierte schaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004508630A JP2004508630A (ja) | 2004-03-18 |
JP4094944B2 true JP4094944B2 (ja) | 2008-06-04 |
Family
ID=7655776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002524791A Expired - Fee Related JP4094944B2 (ja) | 2000-09-11 | 2001-08-30 | 集積回路に対する望ましくない攻撃を検出する回路構成および方法 |
Country Status (13)
Country | Link |
---|---|
US (1) | US7106091B2 (ja) |
EP (1) | EP1334416B1 (ja) |
JP (1) | JP4094944B2 (ja) |
KR (1) | KR100508891B1 (ja) |
CN (1) | CN1199092C (ja) |
AT (1) | ATE293806T1 (ja) |
BR (1) | BR0113810A (ja) |
DE (2) | DE10044837C1 (ja) |
MX (1) | MXPA03002064A (ja) |
RU (1) | RU2251724C2 (ja) |
TW (1) | TW539935B (ja) |
UA (1) | UA72342C2 (ja) |
WO (1) | WO2002021241A2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10155802B4 (de) * | 2001-11-14 | 2006-03-02 | Infineon Technologies Ag | Halbleiterchip mit FIB-Schutz |
DE10221657A1 (de) * | 2002-05-15 | 2003-11-27 | Infineon Technologies Ag | Informationsmatrix |
DE10254658A1 (de) * | 2002-11-22 | 2004-06-03 | Philips Intellectual Property & Standards Gmbh | Mikrocontroller und zugeordnetes Verfahren zum Abarbeiten der Programmierung des Mikrocontrollers |
DE10324049B4 (de) * | 2003-05-27 | 2006-10-26 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zum Betreiben der integrierten Schaltung |
DE10345240A1 (de) * | 2003-09-29 | 2005-05-04 | Infineon Technologies Ag | Integrierte Schaltung mit Strahlungssensoranordnung |
DE10347301B4 (de) | 2003-10-08 | 2007-12-13 | Infineon Technologies Ag | Schaltung mit einem Bus mit mehreren Empfängern |
FR2865828A1 (fr) * | 2004-01-29 | 2005-08-05 | St Microelectronics Sa | Procede de securisation du mode de test d'un circuit integre par detection d'intrusion |
FR2865827A1 (fr) * | 2004-01-29 | 2005-08-05 | St Microelectronics Sa | Securisation du mode de test d'un circuit integre |
JP2007523556A (ja) * | 2004-02-24 | 2007-08-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ic侵入検出 |
DE102004014435A1 (de) * | 2004-03-24 | 2005-11-17 | Siemens Ag | Anordnung mit einem integrierten Schaltkreis |
DE102004020576B4 (de) * | 2004-04-27 | 2007-03-15 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung mit schaltbarer Ladungsneutralität und Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente |
JP4815141B2 (ja) * | 2005-03-29 | 2011-11-16 | 富士通株式会社 | 回路異常動作検出システム |
FR2885417A1 (fr) * | 2005-05-04 | 2006-11-10 | St Microelectronics Sa | Circuit integre comportant un mode de test securise par detection de l'etat chaine des cellules configurables du circuit integre |
FR2888330B1 (fr) * | 2005-07-08 | 2007-10-05 | St Microelectronics Sa | Circuit integre comportant un mode de test securise par detection de l'etat d'un signal de commande |
US7694197B2 (en) | 2005-07-08 | 2010-04-06 | Stmicroelectronics, Sa | Integrated circuit comprising a test mode secured by detection of the state of a control signal |
US7881465B2 (en) * | 2005-08-08 | 2011-02-01 | Infineon Technologies Ag | Circuit and method for calculating a logic combination of two encrypted input operands |
DE102005037357B3 (de) * | 2005-08-08 | 2007-02-01 | Infineon Technologies Ag | Logikschaltung und Verfahren zum Berechnen eines maskierten Ergebnisoperanden |
DE102005042790B4 (de) | 2005-09-08 | 2010-11-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung und Verfahren zum Betrieb einer solchen |
FR2897439A1 (fr) * | 2006-02-15 | 2007-08-17 | St Microelectronics Sa | Circuit elelctronique comprenant un mode de test securise par l'utilisation d'un identifiant, et procede associe |
DE102007010771A1 (de) * | 2007-03-06 | 2008-10-30 | Robert Bosch Gmbh | Verfahren zur Bestimmung einer asymmetrischen Signalverzögerung eines Signalpfades innerhalb einer integrierten Schaltung |
KR101299602B1 (ko) | 2007-03-27 | 2013-08-26 | 삼성전자주식회사 | 리버스 엔지니어링을 보호하는 집적회로 |
US8188860B2 (en) * | 2007-10-22 | 2012-05-29 | Infineon Technologies Ag | Secure sensor/actuator systems |
US8195995B2 (en) * | 2008-07-02 | 2012-06-05 | Infineon Technologies Ag | Integrated circuit and method of protecting a circuit part of an integrated circuit |
DE102008036422A1 (de) * | 2008-08-05 | 2010-02-11 | Infineon Technologies Ag | Halbleiter-Chip mit Prüfeinrichtung |
FR2935059B1 (fr) * | 2008-08-12 | 2012-05-11 | Groupe Des Ecoles De Telecommunications Get Ecole Nationale Superieure Des Telecommunications Enst | Procede de detection d'anomalies dans un circuit de cryptographie protege par logique differentielle et circuit mettant en oeuvre un tel procede |
FR2938953B1 (fr) * | 2008-11-21 | 2011-03-11 | Innova Card | Dispositif de protection d'un boitier de circuit integre electronique contre les intrusions par voie physique ou chimique. |
FR2949163B1 (fr) * | 2009-08-12 | 2011-12-09 | St Microelectronics Rousset | Surveillance de l'activite d'un circuit electronique |
US8874926B1 (en) * | 2012-03-08 | 2014-10-28 | Sandia Corporation | Increasing security in inter-chip communication |
JP5954872B2 (ja) * | 2012-09-20 | 2016-07-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
CN103035077A (zh) * | 2012-11-29 | 2013-04-10 | 深圳市新国都技术股份有限公司 | 一种pos机数据信息保护电路 |
US9397666B2 (en) * | 2014-07-22 | 2016-07-19 | Winbond Electronics Corporation | Fault protection for clock tree circuitry |
EP2983102A1 (en) * | 2014-08-07 | 2016-02-10 | EM Microelectronic-Marin SA | Integrated circuit with distributed clock tampering detectors |
EP3147830B1 (en) | 2015-09-23 | 2020-11-18 | Nxp B.V. | Protecting an integrated circuit |
FR3054344B1 (fr) | 2016-07-25 | 2018-09-07 | Tiempo | Circuit integre protege. |
US10547461B2 (en) | 2017-03-07 | 2020-01-28 | Nxp B.V. | Method and apparatus for binding stacked die using a physically unclonable function |
US10839109B2 (en) | 2018-11-14 | 2020-11-17 | Massachusetts Institute Of Technology | Integrated circuit (IC) portholes and related techniques |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
US5027397A (en) | 1989-09-12 | 1991-06-25 | International Business Machines Corporation | Data protection by detection of intrusion into electronic assemblies |
JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
RU2106686C1 (ru) | 1993-06-24 | 1998-03-10 | Владимир Владимирович Волга | Способ защиты от обращений к памяти эвм посторонних пользователей и устройство для его осуществления |
US5377264A (en) * | 1993-12-09 | 1994-12-27 | Pitney Bowes Inc. | Memory access protection circuit with encryption key |
US5825878A (en) * | 1996-09-20 | 1998-10-20 | Vlsi Technology, Inc. | Secure memory management unit for microprocessor |
US5861662A (en) | 1997-02-24 | 1999-01-19 | General Instrument Corporation | Anti-tamper bond wire shield for an integrated circuit |
WO1999004334A1 (en) * | 1997-07-16 | 1999-01-28 | California Institute Of Technology | Improved devices and methods for asynchronous processing |
ES2270623T3 (es) | 1998-11-05 | 2007-04-01 | Infineon Technologies Ag | Circuito de proteccion para un circuito integrado. |
-
2000
- 2000-09-11 DE DE10044837A patent/DE10044837C1/de not_active Expired - Fee Related
-
2001
- 2001-08-30 DE DE50105977T patent/DE50105977D1/de not_active Expired - Lifetime
- 2001-08-30 EP EP01967051A patent/EP1334416B1/de not_active Expired - Lifetime
- 2001-08-30 KR KR10-2003-7003500A patent/KR100508891B1/ko active IP Right Grant
- 2001-08-30 AT AT01967051T patent/ATE293806T1/de not_active IP Right Cessation
- 2001-08-30 CN CNB018154638A patent/CN1199092C/zh not_active Expired - Lifetime
- 2001-08-30 RU RU2003110325/09A patent/RU2251724C2/ru not_active IP Right Cessation
- 2001-08-30 BR BR0113810-3A patent/BR0113810A/pt not_active IP Right Cessation
- 2001-08-30 JP JP2002524791A patent/JP4094944B2/ja not_active Expired - Fee Related
- 2001-08-30 MX MXPA03002064A patent/MXPA03002064A/es active IP Right Grant
- 2001-08-30 WO PCT/DE2001/003335 patent/WO2002021241A2/de active IP Right Grant
- 2001-08-30 UA UA2003032024A patent/UA72342C2/uk unknown
- 2001-09-10 TW TW090122378A patent/TW539935B/zh not_active IP Right Cessation
-
2003
- 2003-03-11 US US10/386,332 patent/US7106091B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004508630A (ja) | 2004-03-18 |
WO2002021241A2 (de) | 2002-03-14 |
DE50105977D1 (de) | 2005-05-25 |
ATE293806T1 (de) | 2005-05-15 |
BR0113810A (pt) | 2004-01-13 |
US20030218475A1 (en) | 2003-11-27 |
KR20030032016A (ko) | 2003-04-23 |
CN1199092C (zh) | 2005-04-27 |
DE10044837C1 (de) | 2001-09-13 |
WO2002021241A3 (de) | 2003-06-05 |
MXPA03002064A (es) | 2003-10-06 |
RU2251724C2 (ru) | 2005-05-10 |
US7106091B2 (en) | 2006-09-12 |
TW539935B (en) | 2003-07-01 |
CN1460203A (zh) | 2003-12-03 |
EP1334416B1 (de) | 2005-04-20 |
EP1334416A2 (de) | 2003-08-13 |
KR100508891B1 (ko) | 2005-08-18 |
UA72342C2 (en) | 2005-02-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060614 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060913 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070910 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080109 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080306 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4094944 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |