WO2002021241A2 - Schaltungsanordnung und verfahren zum detektieren eines unerwünschten angriffs auf eine integrierte schaltung - Google Patents

Schaltungsanordnung und verfahren zum detektieren eines unerwünschten angriffs auf eine integrierte schaltung Download PDF

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Definitions

  • dual-rail with precharge A bit is encoded using two complementary lines.
  • the two complementary lines are precharged (logical 1 or high), which deletes previously stored information.
  • the so-called “evaluation phase” one of the two lines is discharged (logic 0 or low) and evaluated in the next clock edge.
  • the object of the present invention is therefore to provide a circuit arrangement and a method for detecting an unwanted attack on an integrated circuit which enables improved protection. This object is achieved with the features of patent claim 1, which reproduces the circuit arrangement, and with the features of patent claim 4, in which the method is reproduced. Advantageous configurations result from the subordinate claims.
  • the integrated circuit uses the "dual-rail with precharge" technology mentioned above, ie a line pair is used to code a bit.
  • the integrated circuit can have a large number of line pairs. According to the invention, it is provided that a signal line, to which a clock signal is applied, and the at least one line pair are connected to a detector circuit which changes the function of the integrated circuit as a function of the signals of the signal line and the at least one line pair.
  • the circuit arrangement according to the invention is advantageously of extremely simple construction, since it only requires a detector circuit which is connected to the line pairs and the signal line which is supplied with a clock signal.
  • the two lines of a line pair are detected for the same signal level.
  • the two lines of a line pair are detected for the same signal level.
  • Signal line the two lines of a line pair are detected for a different signal level, the function of the integrated circuit being changed in the event of a deviation from the expected results.
  • the method according to the invention uses the monitoring of the state of charge (signal level) of the two lines of a line pair, the checking of the prohibited states being able to be represented by means of a state or validity table.
  • the implementation of the validity table in terms of circuitry represents a standard task and is therefore not explained in more detail here.
  • the precharge phase can optionally be set for a first signal value logic 0 or logic 1.
  • the first signal value of the signal line is advantageously logic 0.
  • the status table corresponds to the usual procedure for the "dual-rail with precharge" technology.
  • the second signal value of the signal line is logic 1 or logic 0.
  • the second signal value is therefore fundamentally complementary to the first signal value of the signal line.
  • the signal value of the first line of a line pair is logic 0 or 1
  • the signal level of the second line is logic 1 or 0, that is to say complementary.
  • a forbidden state is therefore present if an identical value is present on both lines of a line pair during the second signal value of the signal line. In total there are five forbidden states.
  • FIG. 1 shows a first exemplary embodiment of the circuit arrangement according to the invention
  • FIG. 2 shows a second exemplary embodiment of the circuit arrangement according to the invention
  • FIG. 3 shows an exemplary signal profile of the signal line and two line pairs
  • FIG. 1 shows a first exemplary embodiment of the circuit arrangement according to the invention for detecting an undesired attack on an integrated circuit.
  • the integrated circuit is exemplified in the present FIG. 1 by the circuit blocks A, B, between which there are conductor tracks 1 to 5.
  • the conductor line 1 represents the signal line "Clock", to which a clock signal is applied.
  • two line pairs Ll.l, L2.1 and Ll.n, L2.n are shown by way of example.
  • two bits are transmitted
  • any number of line pairs can be connected between the circuit blocks A and B.
  • a detector circuit 11 is provided for monitoring the conductor tracks.
  • Each of the signal lines 1 to 5, which is connected between the circuit blocks A, B, is connected to the detector circuit 11. This is represented by the conductor tracks 6 to 10.
  • the detector circuit 11 can trigger an alarm via a line 12, as a result of which the integrated circuit can be restarted, for example, or safety-relevant data can be deleted.
  • each of the signal lines 1 to 5 is connected directly to the detector circuit 11.
  • the signal line 1 to which the clock signal is present is directly connected to the detector circuit 11 via the signal line 6.
  • the line pairs Ll.l, L2.1 and Ll.n, L2.n, however, are connected to the detector circuit 11 via a multiplexer 14.
  • the functioning of the circuit arrangement according to the invention can be better understood on the basis of the status tables in FIGS. 4 to 7.
  • the number of a possible status is identified in the first column.
  • Columns 2 to 4 indicate possible states of the clock signal line and of the two lines of a line pair, which in the present case are identified by Ll.k, L2.k
  • the placeholder k represents line pairs 1 to n.
  • the last column shows the logical value which is monitored by the detector circuit 11.
  • the signal curve of the nth line pair is OK, as a comparison with the state table according to FIG. 4 shows.

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Abstract

Die Erfindung schlägt eine Schaltungsanordnung zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung vor, wobei die Schaltungsanordnung eine Signalleitung, die mit einem Taktsignal beaufschlagt ist, wenigstens ein Leitungspaar, das jeweils zur Codierung eines Bits dient, aufweist, wobei die Signalleitung und das wenigstens eine Leitungspaar zwischen einem ersten und einem zweiten Schaltungsblock der integrierten Schaltung verschalten sind. Die Signalleitung und das wenigstens eine Leitungspaar sind mit einer Detektorschaltung verbunden, die in Abhängigkeit der Signale der Signalleitung und des wenigstens einen Leitungspaares die integrierte Schaltung in ihrem Funktionsablauf ändert. Die Detektorschaltung kann gleichermassen zum Test auf Produktionsfehler verwendet werden.

Description

rö d d
TJ -rl £> CQ =0
4-) φ φ ld
-H 4-> 1 Φ 4J -H
O ε r d TJ d P CQ
Φ CD -H SH -H rö
O ω CD 4J d E£l -.H T Q d CQ d Sä Φ 4-) d Φ 4-> • -H CD H 4J rQ • d d J d Φ U rH rd φ φ -H TJ α. rö J rd d d d SH 0 r rH ü rd r d Q
U φ o rd rö rö CQ
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Φ CQ Φ Φ Φ Φ CQ
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CQ N in d CQ d CQ d
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N Φ rQ TJ 4-1 TJ CD A4 Q
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Weiterhin sind Verfahren bekannt, mit dem die Entfernung eines aus Pressmasse bestehenden Kunststoffgehäuses detektiert werden kann. Dabei wird die sich ändernde Kapazität zwischen zwei Leiterzügen beim Entfernen der Kunststoffpressmasse detektiert. Zu diesem Zweck ist eine Mehrzahl an Sensoren in dem Kunststoffpressmassengehäuse vorgesehen.
Weiterhin gibt es Verfahren, die die Entfernung der Passivie- rungsschicht über die Chipoberfläche detektieren.
Um kryptoanalytische Angriffe abzuwehren, werden integrierte Schaltungen in sicherheitsrelevanten Einsatzgebieten oftmals in der als "Dual-Rail with Precharge" bekannten Schaltungs- technik realisiert. Ein Bit wird dabei mittels zweier komplementärer Leitungen codiert. In einer ersten Taktphase, der sogenannten "Precharge Phase" werden die beiden komplementären Leitungen vorgeladen (Logisch 1 oder High) , wodurch vorher gespeicherte Informationen gelöscht werden. In der zwei- ten Taktphase, der sogenannten "Evaluation Phase" wird eine der beiden Leitungen entladen (Logisch 0 oder Low) und in der nächsten Taktflanke ausgewertet .
All die oben genannten Detektionsverfahren dienen dazu, einen Zugriff auf die Leiterzüge der integrierten Schaltung zu verhindern. Sobald diese Hürden übersprungen sind, können die über die Leiterzüge der integrierten Schaltung gesendeten Daten analysiert oder manipuliert werden. Letzteres kann z.B. durch Aufprägen einer Spannung oder durch Durchtrennen von Leitungen geschehen.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine Schaltungsanordnung sowie ein Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung anzugeben, die einen verbesserten Schutz ermöglicht. Diese Aufgabe wird mit den Merkmalen des Patentanspruches 1, der die Schaltungsanordnung wiedergibt, sowie mit den Merkmalen des Patentanspruches 4, in welchem das Verfahren wiedergegeben ist, gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den untergeordneten Ansprüchen.
Die integrierte Schaltung bedient sich dabei der oben genannten "Dual-Rail with Precharge" -Technologie, das heißt zur Codierung eines Bits wird ein Leitungspaar verwendet . Die inte- grierte Schaltung kann dabei eine Vielzahl an Leitungspaaren aufweisen. Erfindungsgemäß ist vorgesehen, daß eine Signal- leitung, die mit einem Taktsignal beaufschlagt ist, und das wenigstens eine Leitungspaar mit einer Detektorschaltung verbunden sind, die in Abhängigkeit der Signale der Signallei- tung und des wenigstens einen Leitungspaares die integrierte Schaltung in ihrem Funktionsablauf ändert .
In einer Variante ist jede Leitung des wenigstens einen Leitungspaares direkt mit der Detektorschaltung verbunden. Al- ternativ können die Leitungspaare bei einem Multiplexer mit der Detektorschaltung verbunden sein. Die Signalleitung, die mit einem Taktsignal beaufschlagt ist, ist in jeder der beiden Varianten mit der Detektorschaltung verbunden.
Die erfindungsgemäße Schaltungsanordnung macht sich dabei den
Umstand zu Nutze, daß den gültigen Zuständen bei der "Dual- Rail with Precharge" -Technologie den gültigen logischen Zuständen fünf verbotene Zustände gegenüberstehen. Diese werden durch die Detektorschaltung ermittelt, wodurch im Bedarfsfall der Funktionsablauf der integrierten Schaltung geändert werden kann.
Neben der Detektion von verbotenen Zuständen im Betrieb der geschützten Schaltung, die auf einen physikalischen Angriff (zum Beispiel mittels Nadeln, FIB „Focused Ion Beam" , Licht-, Temperatur-, Spannungsmanipulation) hinweisen, kann die erfindungsgemäße Schaltungsanordnung bereits beim Produktion- stest, das heißt dem Selbsttest der Schaltung, aktiviert werden. Hierdurch können Produktionsfehler, zum Beispiel Stuck- At-One oder Stuck-At-Zero-Fehler, detektiert werden. Da bei der Produktion der integrierten Schaltung davon ausgegangen werden kann, daß keine Angriffe vorliegen, weisen ungültige Werte bei den Leitungspaaren auf eine Fehlfunktion, zum Beispiel einen Kurzschluß hin.
Die erfindungsgemäße Schaltungsanordnung ist vorteilhafter- weise äußerst einfach aufgebaut, da sie zusätzlich lediglich eine Detektorschaltung benötigt, welche mit den Leitungspaaren und der Signalleitung, die mit einem Taktsignal beaufschlagt ist.
Die Funktionsweise der erfindungsgemäßen Schaltungsanordnung wird aus dem nachfolgend beschriebenen Verfahren deutlich.
Bei einem ersten Signalwert der Signalleitungen werden die zwei Leitungen eines Leitungspaares auf einen gleichen Si- gnalpegel hin detektiert. Bei einem zweiten Signalwert der
Signalleitung werden die zwei Leitungen eines Leitungspaares auf einen unterschiedlichen Signalpegel hin detektiert, wobei bei einer Abweichung von den erwarteten Ergebnissen die integrierte Schaltung in ihrem Funktionsablauf geändert wird.
Mit anderen Worten bedeutet dies, daß bei einem der fünf verbotenen Zustände, die nachfolgend näher erläutert werden, ein Funktionsablauf der integrierten Schaltung herbeigeführt wird. Das erfindungsgemäße Verfahren bedient sich dabei der Überwachung des Ladungszustandes (Signalpegel) der beiden Leitungen eines Leitungspaares, wobei die Überprüfung der verbotenen Zustände mittels einer Zustande- oder Gültigkeitstabelle dargestellt werden kann. Die schaltungstechnische Realisierung der Gültigkeitstabelle stellt eine Standardauf- gäbe dar und wird hier deshalb nicht näher erläutert . Die Precharge-Phase kann prinzipiell wahlweise bei einem ersten Signalwert Logisch 0 oder Logisch 1 festgelegt werden.
Vorteilhafterweise ist der erste Signalwert der Signalleitung Logisch 0. In diesem Fall entspricht die Zustandstabelle dem üblichen Vorgehen bei der "Dual-Rail with Precharge" - Technologie .
Während an der Signalleitung der erste Signalwert anliegt, ist der Signalpegel der zwei Leitungen eines Leitungspaares in einer Ausgestaltung jeweils Logisch 0 oder jeweils Logisch 1. Durch einen dieser beiden Zustände wird somit ein gültiger "Precharge" festgelegt. Die jeweils drei anderen verbleibenden Zustände definieren somit die verbotenen Zustände.
Entsprechend ist der zweite Signalwert der Signalleitung Logisch 1 oder Logisch 0. Der zweite Signalwert ist somit grundsätzlich komplementär zu dem ersten Signalwert der Signalleitung.
Während der zweite Signalwert der Signalleitung anliegt, ist der Signalwert der ersten Leitung eines Leitungspaares Logisch 0 oder 1, während der Signalpegel der zweiten Leitung Logisch 1 oder 0, also komplementär, ist.
Ein verbotener Zustand liegt folglich dann vor, wenn während des zweiten Signalwertes der Signalleitung an beiden Leitungen eines Leitungspaares ein identischer Wert anliegt. Insgesamt ergeben sich somit fünf verbotene Zustände.
Das erfindungsgemäße Vorgehen wird anhand der nachfolgenden Figuren weiter erläutert. Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel der erfindungsgemä- ßen Schaltungsanordnung, Figur 2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,
Figur 3 einen beispielhaften Signalverlauf der Signallei- tung sowie zweier Leitungspaare, und
Figur 4 bis 7 vier Zustandstabellen.
Figur 1 zeigt ein erstes Ausführungsbeispiel der erfindungs- gemäßen Schaltungsanordnung zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung. Die integrierte Schaltung wird in der vorliegenden Figur 1 beispielhaft durch die Schaltungsblδcke A, B dargestellt, zwischen denen sich Leiterzüge 1 bis 5 befinden. Der Leiterzug 1 stellt dabei die Signalleitung „Clock" dar, die mit einem Taktsignal beaufschlagt ist. Weiterhin sind beispielhaft zwei Leitungspaare Ll.l, L2.1 sowie Ll.n, L2.n dargestellt. Zwischen den Schaltungsblöcken A, B können somit im vorliegenden Beispiel zwei Bit übertragen werden. Prinzipiell können natürlich beliebig viele Leitungspaare zwischen den Schaltungsblöcken A und B verschalten sein.
Erfindungsgemäß ist zur Überwachung der Leiterzüge eine Detektorschaltung 11 vorgesehen. Jede der Signalleitungen 1 bis 5, die zwischen den Schaltungsblöcken A, B verschalten ist, ist mit der Detektorschaltung 11 verbunden. Dies wird durch die Leiterzüge 6 bis 10 dargestellt. Im Falle eines verbotenen Zustandes kann die Detektorschaltung 11 über eine Leitung 12 einen Alarm auslösen, wodurch die integrierte Schaltung beispielsweise neu gestartet werden kann oder sicherheitsrelevante Daten gelöscht werden können.
Weiterhin ist es denkbar, die Detektorschaltung 11 selektiv mittels einer Signalleitung 13 zu aktivieren oder zu deakti- vieren. In dem ersten Ausführungsbeispiel nach Figur 1 ist jede der Signalleitungen 1 bis 5 direkt mit der Detektorschaltung 11 verbunden. In dem Ausführungsbeispiel nach Figur 2 ist lediglich die Signalleitung 1, an der das Taktsignal anliegt, über die Signalleitung 6 direkt mit der Detektorschaltung 11 verbunden. Die Leitungspaare Ll.l, L2.1 sowie Ll.n, L2.n sind hingegen über einen Multiplexer 14 mit der Detektorschaltung 11 verbunden.
Während in der Figur 1 eine Überprüfung aller Leitungspaare gleichzeitig erfolgen kann, werden die Leitungspaare in der Figur 2 nacheinander auf einen verbotenen Zustand hin überprüft. Da die Funktionsweise eines Multiplexers aus dem Stand der Technik hinlänglich bekannt ist, wird an dieser Stelle auf eine ausführliche Beschreibung der Funktionsweise verzichtet .
Anhand der Zustandstabellen in den Figuren 4 bis 7 kann die Funktionsweise der erfindungsgemäßen Schaltungsanordnung bes- ser verstanden werden. In der ersten Spalte ist die Nummer eines möglichen Zustande gekennzeichnet . Die Spalten 2 bis 4 bezeichnen mögliche Zustände der Signalleitung Clock sowie der zwei Leitungen eines Leitungspaares, die im vorliegenden Fall mit Ll.k, L2.k gekennzeichnet sind. Der Platzhalter k steht dabei stellvertretend für Leitungspaare 1 bis n. In der letzten Spalte ist der logische Wert, der von der Detektorschaltung 11 überwacht wird, angegeben.
Während der ersten vier Zustände (Zustandsnummer 1 bis 4) be- findet sich die Signalleitung Clock in der sogenannten
Precharge-Phase . Während dieser Phase müssen die Ladungszu- stände der zwei Leitungen eines Leitungspaares Ll.k, L2.k identische Werte aufweisen. In den Figuren 4 und 6 ist dies der Fall, wenn Ll.k und L2.k den Wert Logisch 1 aufweisen, während dies in den Figuren 5 und 7 bei einem Wert von Logisch 0 der Fall ist. '
EH
Φ
CQ rd rd
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A4 rd
H
SH
Φ
TJ
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Der Signalverlauf des n-ten Leitungspaares hingegen ist, wie ein Vergleich mit der Zustandstabelle gemäß Figur 4 zeigt, in Ordnung .
Bezugszeichenliste
1...5 Leiterzug
6...10 Leiterzug 11 Detektorschaltung
12 Signalleitung
13 Signalleitung
14 Multiplexer
15 Leiterzug 16 Leiterzug
A,B Schaltungsblock

Claims

Patentansprüche
1. Schaltungsanordnung zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung (A, B) mit - einer Signalleitung (1) , die mit einem Taktsignal beaufschlagt ist, wenigstens einem Leitungspaar (2, 3; 4, 5), das jeweils zur Codierung eines Bits dient, wobei die Signalleitung (1) und das wenigstens eine Leitungs- paar (2, 3; 4, 5) zwischen einem ersten und zweiten Schaltungsblock (A, B) der integrierten Schaltung verschalten sind, d a d u r c h g e k e n n z e i c h n e t, daß die Signalleitung (1) und das wenigstens eine Leitungspaar (2, 3; 4, 5) mit einer Detektorschaltung (11) verbunden sind, die in Abhängigkeit der Signale der Signalleitung (1) und des wenigstens einen Leitungspaares (2, 3; 4, 5) die integrierte Schaltung in ihrem Funktionsablauf ändert.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß jede Leitung des wenigstens einen Leitungspaares (2, 3; 4, 5) direkt mit der Detektorschaltung (11) verbunden ist.
3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Leitungspaare (2, 3; 4, 5) über einen Multiplexer mit der
Detektorschaltung verbunden sind.
4. Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung, die zur Übertragung je eines Bits zwischen einem ersten und einem zweiten Schaltungsblock ein
Leitungspaar (2, 3; 4, 5) aufweist und die ' eine Signalleitung
(1) , die mit einem Taktsignal beaufschlagt ist, aufweist, bei dem a) bei einem ersten Signalwert der Signalleitung (1) die zwei Leitungen eines Leitungspaares (2, 3; 4, 5) auf einen gleichen Signalpegel hin detektiert werden, b) bei einem zweiten Signalwert der Signalleitung (1) die zwei Leitungen eines Leitungspaares (2, 3; 4, 5) auf einen unterschiedlichen Signalpegel hin detektiert werden, wobei bei einer Abweichung von den in den Schritten a) und/oder b) erwarteten Ergebnissen die integrierte Schaltung ihrem Funktionsablauf geändert wird.
5. Verfahren nach Anspruch 4 , d a d u r c h g e k e n n z e i c h n e t, daß der erste Signalwert der Signalleitung (1) Logisch 0 oder Logisch 1 ist .
6. Verfahren nach Anspruch 5 , d a d u r c h g e k e n n z e i c h n e t, daß der Signalpegel der zwei Leitungen eines Leitungspaares (2,
3; 4, 5) jeweils Logisch 0 oder jeweils Logisch 1 ist.
7. Verfahren nach einem der Ansprüche 4 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß der zweite Signalwert der Signalleitung (1) Logisch 1 oder Logisch 0 ist.
8. Verfahren nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß der Signalpegel der ersten Leitung eines Leitungspaares (2, 3; 4, 5) Logisch 0 oder 1 ist, während der Signalpegel der zweiten Leitung Logisch 1 oder 0 ist.
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