JP2001177064A - 診断回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間のオーバーヘッドを低減するため
の技術を提供することにある。 【解決手段】 スキャンチェーン（２１）とは別にコン
パクタチェーン（２２）が設けられ、このコンパクタチ
ェーンは、上記スキャンチェーンのデータとは無関係に
第１論理回路（１１１）から出力されたデータを圧縮し
て取り込む。それにより、第１論理回路から出力された
データを圧縮して取り込む際のスキャンチェーンでのデ
ータ破壊が排除され、テスト毎のスキャンチェーンの全
データ更新が不要とされることによって、テスト時間の
短縮化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の診断技
術、さらには半導体集積回路に内蔵され、当該半導体集
積回路の内部回路の自己診断を可能とするための技術に
関する。

【０００２】

【従来の技術】ＬＳＩの高集積化、及び大規模化に伴
い、論理回路の故障解析を可能とするための診断回路が
半導体チップ内に診断回路が設けられる。半導体集積回
路の故障原因を特定するには、良品の選別に用いる診断
データを使って、良品とは異なる動作を示す論理的な位
置を探して、物理的な位置を推定すればよい。良品の選
別に使用する診断データは、良品の回路の論理的な接続
関係に従って作成される。診断回路は、故障診断のため
のデータ（故障診断データ）のスキャンイン・スキャン
アウト機能を備えたフリップフロップ回路によって構成
することができる。

【０００３】尚、ＬＳＩの試験について記載された文献
の例としては、昭和５０年１１月３０日に株式会社オー
ム社から発行された「ＬＳＩハンドブック（第６４９頁
〜）」がある。

【０００４】

【発明が解決しようとする課題】半導体集積回路におい
て、診断回路は、第１論理回路と、上記第１論理回路の
出力信号を取り込む第２論理回路との間に配置され、上
記第１論理回路から出力されたテスト結果を収集すると
ともに、上記第２論理回路に対しては上記第２論理回路
の動作テストのためのデータを供給する。そのような診
断回路は、上記第２論理回路に供給されるテストパター
ンデータ（擬似乱数）を発生させる機能と、データをス
キャンする機能と、テストデータを圧縮する機能とを有
する。スキャンクロック信号に同期してテストのための
スキャンデータを伝達し、その後にテストを開始し、そ
のテスト結果を収集することにより、一つの診断サイク
ルが終了される。

【０００５】しかしながら、本願発明者が従来の診断回
路について検討したところ、スキャン機能と圧縮機能と
を同時に発揮することができないために、テストする毎
にスキャンチェーンのデータを更新しなければならず、
そのことが、テスト時間の短縮を阻害していることが見
いだされた。つまり、第１論理回路からのテスト結果を
圧縮しながら収集する期間においては、そのテスト結果
の圧縮のために、スキャンチェーンのスキャンデータが
破壊されてしまうことから、テスト結果の圧縮及び収集
が終了した後に、第２論理回路に供給するためにスキャ
ンチェーンにスキャンデータを供給する必要がある。こ
のようにテストする毎にスキャンチェーンの全データを
更新することが、テスト時間の短縮を阻害する。

【０００６】本発明の目的は、テスト時間を短縮するた
めの技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、データのスキャンイン・スキャ
ンアウト機能を備え、第１論理回路のデータ出力端子及
び第２論理回路のデータ入力端子に対応して配置された
複数のスキャン機能付きフリップフロップと、スキャン
機能付きフリップフロップに対応して設けられ、第１論
理回路から出力されたデータを圧縮して取り込むための
複数のコンパクタとを含み、複数のスキャン機能付きフ
リップフロップを結合することによりスキャンチェーン
を形成し、複数のコンパクタを結合することによりコン
パクタチェーンを形成する。

【００１０】上記の手段によれば、スキャンチェーンと
は別にコンパクタチェーンが設けられ、このコンパクタ
チェーンは、上記スキャンチェーンのデータとは無関係
に上記第１論理回路から出力されたデータを圧縮して取
り込む。このことが、上記第１論理回路から出力された
データを圧縮して取り込む際のスキャンチェーンでのデ
ータ破壊を排除し、テスト毎のスキャンチェーンの全デ
ータ更新を不要とすることによって、テスト時間の短縮
化を達成する。

【００１１】このとき、より具体的には、上記スキャン
機能付きフリップフロップのスキャン出力端子を、それ
に隣接配置されたスキャン機能付きフリップフロップの
スキャン入力端子に結合することによって、データを順
次伝達可能なスキャンチェーンを形成し、且つ、上記コ
ンパクタの出力端子を、それに隣接配置されたコンパク
タの入力端子に結合することによって、上記第１論理回
路から出力されたテスト結果を論理演算により圧縮する
ためのコンパクタチェーンを形成することができる。

【００１２】また、上記スキャンチェーンの先頭に位置
するスキャン機能付きフリップフロップにおけるスキャ
ン入力端子、及び上記コンパクタチェーンの先頭に位置
するコンパクタにおける入力端子に伝達されるパターン
データを発生するためのパターン発生回路と、上記スキ
ャンチェーンの後尾に位置するスキャン機能付きフリッ
プフロップにおけるスキャン出力端子からの出力データ
と、上記コンパクタチェーンの後尾に位置するコンパク
タにおける出力端子からの出力データとを符号化する符
号化回路とを設けることができる。

【００１３】さらに、第１スキャンクロック信号と、そ
れとは位相が異なる第２スキャンクロック信号とを発生
するための制御回路を含むとき、スキャン機能付きフリ
ップフロップは、第１論理回路からクロック信号に同期
して出力されるデータを取り込み、第１スキャンクロッ
ク信号に同期してスキャンデータを取り込むための第１
フリップフロップと、第２スキャンクロック信号に同期
して第１フリップフロップの出力信号を取り込む第２フ
リップフロップとを含んで構成することができる。

【００１４】そして、そのような診断回路は、それの診
断対象とされる論理回路と共に、一つの半導体基板に形
成することができる。

【００１５】

【発明の実施の形態】図１１には、本発明にかかる診断
回路が適用されるマイクロプロセッシングユニットが示
される。このマイクロプロセッシングユニット１１０
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００１６】１１１はインストラクションフェッチ回路
であり、このインストラクションフェッチ回路１１１
は、図示されないプログラムメモリに格納されている命
令コードをフェッチし、それを一般的に保持する機能を
有する。フェッチされた命令コードは、後段の診断ユニ
ット１１２を介してインストラクションデコーダ１１３
に伝達される。このインストラクションデコーダ１１３
は、入力された命令コードをデコードして各部の動作制
御信号を生成する。生成された制御信号は後段の診断ユ
ニット１１４を介して各部に供給される。

【００１７】１１５は実行ユニットであり、この実行ユ
ニット１１５は、上記インストラクションデコーダ１１
３から出力された制御信号に基づいて、入力データの演
算処理を実行する。この演算結果は、後段の診断ユニッ
ト１１６を介してレジスタファイル１１７に保持され
る。そしてこのレジスタファイル１１７に保持されてい
るデータは、適宜に読み出されて上記実行ユニット１１
５での演算処理に使用される。実行ユニット１１５での
演算結果は、バスを介してこのマイクロプロセッシング
ユニット１１０の外部に出力可能とされている。

【００１８】診断ユニット１１２は、インストラクショ
ンフェッチ回路１１１と、インストラクションレジスタ
１１３との間に配置され、外部から上記インストラクシ
ョンフェッチ回路１１１にテストパターンが与えられた
場合において上記インストラクションフェッチ回路１１
１から出力されたテスト結果を収集するとともに、上記
インストラクションレジスタ１１３に対しては、それの
動作テストのためのデータを供給する。

【００１９】診断ユニット１１４は、インストラクショ
ンデコーダ１１３と、動作制御信号が供給される回路と
の間に配置され、インストラクションデコーダ１１３か
ら出力されたテスト結果を収集するとともに、動作制御
信号が供給される回路に対しては、それらの動作テスト
のためのデータを供給する。

【００２０】診断ユニット１１６は、実行ユニット１１
５と、レジスタファイル１１７との間に配置され、上記
実行ユニット１１５から出力されたテスト結果を収集す
るとともに、上記レジスタファイル１１７に対しては、
それの動作テストのためのデータを供給する。

【００２１】そして、上記診断ユニット１１２，１１
４，１１６に供給されるパターンデータを発生するため
のパターン発生回路１４、上記診断ユニット１１２，１
１４，１１６に含まれるフリップフロップの動作制御を
行うための制御回路１５、及び上記診断ユニット１１
２，１１４，１１６から出力されたテスト結果の圧縮デ
ータを符号化するための符号化回路１６とが設けられて
いる。ここで、上記診断ユニット１１２，１１４，１１
６と、パターン発生回路１４、制御回路１５、及び符号
化回路１６とを診断回路と総称する。

【００２２】上記診断ユニット１１２，１１４，１１６
は基本的には互いに同一構成のもが適用される。それゆ
え、以下の説明では、診断ユニット１１２についてのみ
詳細に述べる。

【００２３】図１には、診断ユニット１１２と、それの
周辺部の構成が示される。

【００２４】診断ユニット１１２は、複数個の圧縮機能
付きフリップフロップ１１２−１〜１１２−ｎが結合さ
れて成る。複数個の圧縮機能付きフリップフロップ１１
２−１〜１１２−ｎは互いに同一構成とされる。複数個
の圧縮機能付きフリップフロップ１１２−１〜１１２−
ｎのうちの一つである圧縮機能付きフリップフロップ１
１２が図２に拡大して示される。

【００２５】図２に示されるようにこの圧縮機能付きフ
リップフロップ１１２は、スキャン機能（スキャンイン
・スキャンアウト機能）を備えたスキャン機能付きフリ
ップフロップ部１８と、コンパクタ１９とを含んで成
る。スキャン機能付きフリップフロップ部１８は、デー
タ入力端子Ｄ、クロック信号入力端子ＣＫ、スキャンデ
ータ入力端子ＳＩＤ、第１スキャンクロック入力端子Ｓ
ＣＫ１、及び第２スキャンクロック入力端子ＳＣＫ２な
どの入力端子や、データ出力端子Ｑ、スキャンデータ出
力端子ＳＯＤなどを有する。また、コンパクタ１９は、
テスト結果や前段の圧縮結果を取り込むための２つのコ
ンパクタ入力端子ＣＩＮ１，ＣＩＮ２と、この入力端子
ＣＩＮ１，ＣＩＮ２から入力されたデータの圧縮結果を
出力するためのコンパクタ出力端子ＣＯＵＴとを含む。

【００２６】図１において、圧縮機能付きフリップフロ
ップ１１２−１〜１１２−ｎは、次のように結合され
る。

【００２７】圧縮機能付きフリップフロップ１１２−１
におけるスキャンデータ出力端子ＳＯＤは、それに隣接
する圧縮機能付きフリップフロップ１１２−２における
スキャンデータ入力端子ＳＩＤに結合され、圧縮機能付
きフリップフロップ１１２−２におけるスキャンデータ
出力端子ＳＯＤは、それに隣接する圧縮機能付きフリッ
プフロップ１１２−３（図示せず）におけるスキャンデ
ータ入力端子ＳＩＤに結合される。そのように圧縮機能
付きフリップフロップにおけるスキャンデータ出力端子
が、それに隣接する圧縮機能付きフリップフロップにお
けるスキャンデータ入力端子に結合されることにより、
スキャンチェーン２１が形成され、最終的には、圧縮機
能付きフリップフロップ１１２−ｎにおけるスキャンデ
ータ出力端子ＳＯＤからの出力データが符号化回路１６
に伝達されるようになっている。

【００２８】圧縮機能付きフリップフロップ１１２−１
におけるコンパクタ出力端子ＣＯＵＴは、それに隣接す
る圧縮機能付きフリップフロップ１１２−２における第
２コンパクタ入力端子ＣＩＮ２に結合され、圧縮機能付
きフリップフロップ１１−２におけるコンパクタ出力端
子ＣＯＵＴは、それに隣接する圧縮機能付きフリップフ
ロップ１１２−３（図示せず）における第２コンパクタ
入力端子ＣＩＮ２に結合される。そのように圧縮機能付
きフリップフロップにおけるコンパクタ出力端子が、そ
れに隣接する圧縮機能付きフリップフロップにおける第
２コンパクタ入力端子に結合されることにより、コンパ
クタチェーン２２が形成され、このコンパクタチェーン
２２の後尾に位置するコンパクタの出力端子ＣＯＵＴか
らの出力データが符号化回路１６に伝達されるようにな
っている。

【００２９】圧縮機能付きフリップフロップ１１２−１
におけるスキャンデータ入力端子、及び第２コンパクタ
入力端子ＣＩＮ２は、パターン発生回路１４に結合さ
れ、このパターン発生回路１４で発生されたパターンデ
ータが圧縮機能付きフリップフロップ１１２−１に取り
込まれるようになっている。

【００３０】圧縮機能付きフリップフロップ１１２−２
におけるデータ入力端子Ｄとクロック入力端子ＣＫは、
インストラクションフェッチ回路１１１に結合されるこ
とにより、このインストラクションフェッチ回路１１１
からのテスト結果がクロック信号に同期して圧縮機能付
きフリップフロップ１１２−２に取り込まれる。また、
圧縮機能付きフリップフロップ１１２−２におけるデー
タ出力端子Ｄは、インストラクションデコーダ１１３の
入力端子に結合され、圧縮機能付きフリップフロップ１
１２−２からの出力データがインストラクションデコー
ダ１１３に入力されるようになっている。

【００３１】同様に、圧縮機能付きフリップフロップ１
１２−ｎにおけるデータ入力端子Ｄとクロック入力端子
ＣＫは、インストラクションフェッチ回路１１１に結合
されることにより、このインストラクションフェッチ回
路１１１からのテスト結果がクロック信号に同期して圧
縮機能付きフリップフロップ１１２−ｎに取り込まれ
る。また、圧縮機能付きフリップフロップ１１２−ｎに
おけるデータ出力端子Ｄは、インストラクションデコー
ダ１１３の入力端子に結合され、圧縮機能付きフリップ
フロップ１１２−ｎからの出力データがインストラクシ
ョンデコーダ１１３に入力されるようになっている。

【００３２】さらに、上記圧縮機能付きフリップフロッ
プ１１２−１〜１１２−ｎにおける第１スキャンクロッ
ク入力端子ＳＣＫ１と、第２スキャンクロック入力端子
ＳＣＫ２とは、制御回路１５に結合され、この制御回路
１５において生成されたスキャンクロック信号φＳＣＫ
１，φＳＣＫ２が、上記圧縮機能付きフリップフロップ
１１２−１〜１１２−ｎにおける第１スキャンクロック
入力端子ＳＣＫ１と、第２スキャンクロック入力端子Ｓ
ＣＫ２とに伝達されるようになっている。

【００３３】次に、圧縮機能付きフリップフロップ１１
２−１〜１１２−ｎの構成例について説明する。圧縮機
能付きフリップフロップ１１２−１〜１１２−ｎは互い
に同一構成とされるため、以下の説明では、圧縮機能付
きフリップフロップ１１２−ｎを中心に説明する。

【００３４】コンパクタ１９は、図３に示されるよう
に、２入力の排他的論理和回路Ｇ１によって構成するこ
とができる。入力端子には、キャプチャ出力（インスト
ラクションフェッチ回路１１１からのテスト結果）と、
前段圧縮結果とが入力され、それらの排他的論理和が圧
縮結果として出力される。

【００３５】図５には、コンパクタ１９として排他的論
理和回路Ｇ１を適用した場合における圧縮機能付きフリ
ップフロップ１１２−ｎの構成例が示される。

【００３６】第１フリップフロップＦＦ１が設けられ、
この第１フリップフロップの後段に第２フリップフロッ
プが配置される。第１フリップフロップＦＦ１は、クロ
ック入力端子ＣＫから入力されたクロック信号φＣＫに
同期して、データ入力端子Ｄからのデータを取り込む。
また、第１スキャンクロック入力端子ＳＣＫ１から入力
されたスキャンクロック信号φＳＣＫ１に同期してスキ
ャンデータ入力端子ＳＩＤから入力されたスキャンデー
タが第１フリップフロップＦＦ１に取り込まれる。第２
フリップフロップＦＦ２は、第２スキャンクロック入力
端子ＳＣＫ２から入力されたスキャンクロック信号φＳ
ＣＫ２に同期して上記第１フリップフロップＦＦ１の出
力信号を取り込む。この第２フリップフロップＦＦ２の
出力端子からデータ出力端子Ｑ、及びスキャンデータ出
力端子ＳＯＤが引き出される。

【００３７】コンパクタ１９を構成する排他的論理和回
路Ｇ１の一方の入力端子は、データ入力端子Ｄに結合さ
れることにより、インストラクションフェッチ回路１１
１からのテスト結果が伝達される。また、上記排他的論
理和回路Ｇ１の他方の入力端子は、第２コンパクタ入力
端子ＣＩＮ２に結合され、前段に配置された圧縮機能付
きコンパクタ１９からの出圧縮結果が上記排他的論理和
回路Ｇ１の他方の入力端子に伝達されるようになってい
る。上記排他的論理和回路Ｇ１の出力端子から、この圧
縮機能付きフリップフロップ１１２−ｎのコンパクタ出
力端子ＣＯＵＴが引き出される。

【００３８】図１３には、圧縮機能付きフリップフロッ
プ１１２−ｎにおける第１フリップフロップＦＦ１の構
成例が示される。

【００３９】第１スキャンクロック入力端子ＳＣＫ１か
ら入力された第１スキャンクロック信号φＳＣＫによっ
て動作制御されるトライステートバッファ１３１、クロ
ック入力端子ＣＫから入力されたクロック信号φＳＣＫ
に動作制御されるトライステートバッファ１３２が設け
られる。第１スキャンクロック信号φＳＣＫ１と、クロ
ック信号φＣＫとの論理和を得る論理和回路１３５、こ
の論理和回路１３５の出力信号によって動作制御される
トライステートバッファ１３４が設けられる。インバー
タ１３３が設けられ、このインバータ１３３とトライス
テートバッファ１３４とがリング状に結合されることに
よってラッチ回路が形成される。このラッチ回路のデー
タ入力端子には、上記トライステートバッファ１３１，
１３２の出力信号が伝達されるようになっている。クロ
ック信号φＣＫがハイレベルのとき、データ入力端子Ｄ
からの入力データが取り込まれ、クロック信号がローレ
ベルになるタイミングで、トライステートバッファ１３
２の出力データが、インバータ１３３とトライステート
バッファ１３４とから成るラッチ回路に保持される。ま
た、第１スキャンクロック信号φＳＣＫ１がハイレベル
のとき、スキャンデータ入力端子ＳＩＤからの入力デー
タが取り込まれ、クロック信号φＣＫがローレベルにな
るタイミングで、トライステートバッファ１３２の出力
データが、インバータ１３３とトライステートバッファ
１３４とから成るラッチ回路に保持される。

【００４０】図１４には第２フリップフロップＦＦ２の
構成例が示される。

【００４１】第２スキャンクロック信号入力端子ＳＣＫ
２からの第２スキャンクロック信号φＳＣＫ２によって
動作制御されるトライステートバッファ１４１と、この
トライステートバッファ１４１の出力信号を反転するた
めのインバータ１４２と、このインバータ１４２に並列
接続されたトライステートバッファ１４３とを含んで成
る。トライステートバッファ１４３は、上記トライステ
ートバッファ１４１と同様に第２スキャンクロック信号
φＳＣＫ２によって動作制御される。トライステートバ
ッファ１４１の入力端子には、上記第１フリップフロッ
プＦＦ１の出力信号が伝達される。第２スキャンクロッ
ク信号φＳＣＫ２がローレベルにされるタイミングで、
トライステートバッファ１４１の出力信号が、インバー
タ１４２とトライステートバッファ１４３とから成るラ
ッチ回路に保持される。

【００４２】次に、診断回路の動作を説明する。

【００４３】図６には、圧縮機能付きフリップフロップ
１１２−１〜１１２−ｎの動作タイミングが示される。

【００４４】図６に示されるように、第１スキャンクロ
ック信号φＳＣＫ１と第２スキャンクロック信号φＳＣ
Ｋ２とは互いに位相がずれている。そして、第２スキャ
ンクロック信号φＳＣＫ２の立下がりタイミングから、
第１スキャンクロック信号φＳＣＫ１の立ち上がりタイ
ミングの間に、クロック入力端子ＣＫに伝達されたクロ
ック信号φＣＫが立ち上がるように、スキャンクロック
信号の発生タイミングが調整されている。

【００４５】パターン発生回路１４から出力されたパタ
ーンデータは、第１スキャンクロック信号φＳＣＫ１及
び第２スキャンクロック信号φＳＣＫ２に同期してスキ
ャンチェーン２１を伝搬し、圧縮機能付きフリップフロ
ップ１１２−１〜１１２−ｎにおけるデータ出力端子Ｑ
から出力されてインストラクションデコーダ１１３に伝
達される。つまり、圧縮機能付きフリップフロップ１１
２−１〜１１２−ｎにおいて、スキャンデータ入力端子
ＳＩＤから入力されたスキャンデータ（パターンデー
タ）が第１スキャンクロック信号φＳＣＫ１に同期して
第１フリップフロップＦＦ１に保持され、その保持デー
タが、第２スキャンクロック信号φＳＣＫ２に同期して
第２フリップフロップＦＦ２に保持され、その保持デー
タが、インストラクションデコーダ１１３の動作テスト
用としてインストラクションデコーダ１１３に伝達され
る。このスキャンデータ入力に応じて当該インストラク
ションデコーダ１１３から出力されたデータは、図１１
に示される診断ユニット１１４において収集される。

【００４６】インストラクションフェッチ回路１１１か
らクロック信号φＣＫに同期して出力されたテスト結果
はコンパクタチェーン２２で圧縮されてから符号化回路
１６に入力され、そこで符号化される。すなわち、対応
する圧縮機能付きフリップフロップ１１２−１〜１１２
−ｎにおけるデータ入力端子Ｄに伝達される。このテス
ト結果は、対応する圧縮機能付きフリップフロップ１１
２−１〜１１２−ｎに含まれるコンパクタ１９の一方の
コンパクタ入力端子ＣＩＮ１に伝達され、このコンパク
タ１９の他方の入力端子ＣＩＮ２から入力された信号と
の排他的論理和が求められることにより、データ圧縮が
行われる。ここで、コンパクタ１９の他方の入力端子Ｃ
ＩＮ２から入力された信号とは、圧縮機能付きフリップ
フロップ１１２−１の場合にはパターン発生回路１４の
出力信号であり、それ以外の圧縮機能付きフリップフロ
ップ１１２−２〜１１２−ｎにおいては、前段の圧縮機
能付きフリップフロップにおけるコンパクタ出力端子Ｃ
ＯＵＴからの出力信号とされる。つまり、圧縮機能付き
フリップフロップ１１２−１におけるコンパクタ出力端
子ＣＯＵＴからの出力信号は、圧縮機能付きフリップフ
ロップ１１２−２における第２コンパクタ入力端子ＣＩ
Ｎ２に入力され、圧縮機能付きフリップフロップ１１２
−２におけるコンパクタ出力端子ＣＯＵＴからの出力信
号は、圧縮機能付きフリップフロップ１１２−３（図示
せず）における第２コンパクタ入力端子ＣＩＮ２に入力
される。

【００４７】このようにインストラクションフェッチ回
路１１１からのテスト結果は、コンパクタチェーン２２
においてデータ圧縮され、最終的に符号化回路１６に取
り込まれる。

【００４８】このとき、第１フリップフロップＦＦ１に
先に保持されていたパターンデータは、データ入力端子
Ｄからのデータ入力によって破壊されるが、第２フリッ
プフロップＦＦ２に保持されているパターンデータは、
データ入力端子Ｄからの入力データによっては破壊され
ない。この第２フリップフロップＦＦ２に保持されてい
るパターンデータは、次に第１スキャンクロック信号φ
ＳＣＫ１が入力されることにより、後段の圧縮機能付き
フリップフロップにおける第１フリップフロップＦＦ１
に取り込まれて保持され、そしてその保持データは、第
２スキャンクロック信号φＳＣＫ２に同期して第２フリ
ップフロップＦＦ２に伝達される。

【００４９】このようにスキャンチェーン２１とは別に
コンパクタチェーン２２が設けられているため、スキャ
ンチェーン２１を伝達するパターンデータは、コンパク
タチェーン２２のデータによって破壊されないで済む。
このことから、１回のスキャンにおいて、第１スキャン
クロック信号φＳＣＫ１、第２スキャンクロック信号φ
ＳＣＫ２が入力される毎に、異なるパターンデータを複
数回にわたりインストラクションデコーダ１１３に与え
ることができる。例えば、圧縮機能付きフリップフロッ
プ１１２−１〜１１２−１ｎが全部で１００個ある場
合、第１スキャンクロック信号φＳＣＫ１、及び第２ス
キャンクロック信号φＳＣＫ２が１クロック入力される
毎に、スキャンチェーン２１を伝達するデータのパター
ンが変更されるため、１回のスキャンで１００種類のパ
ターンデータをインストラクションデコーダに供給する
ことができる。

【００５０】図１２には、図１に示される上記診断ユニ
ット１１２−１〜１１２−ｎの比較対象とされる回路が
示される。

【００５１】図１２に示される診断ユニット１２０は、
２入力の論理積回路１２１〜１２９、排他的論理和回路
１３３〜１３８、フリップフロップ１３９〜１４６、セ
レクタ１３２、インバータ１３０，１３１が結合されて
成る。

【００５２】インストラクションデコーダ１１３に供給
するためのパターンを発生する場合には、制御信号ＢＭ
ＣＵＴがハイレベルにされることで、論理積回路１２
１，１２３，１２５，１２７の出力端子がローレベルに
固定される。また、セレクタ１３２により「１」側が選
択されることにより、スキャンデータ入力端子ＳＤＩか
らパターンデータが伝達され、それが、スキャンクロッ
ク入力端子Ｃ１，Ｃ２にから入力されるスキャンクロッ
クに同期してフリップフロップ１３９〜１４６によって
順次シフトされる。インストラクションフェッチ回路１
１１から出力されたテスト結果を取り込む場合、制御信
号ＢＭＣＵＴがローレベルにされる。これにより、イン
ストラクションフェッチ回路１１１から出力されたテス
ト結果が、論理積回路１２１，１２３，１２５，１２７
を介して取り込まれる。このとき、制御信号ＭＣＣＵＴ
がローレベルにされて論理積回路１２２，１２４，１２
６，１２８が活性化される。また、制御信号ＢＭＳＣＮ
がハイレベルにされて論理積回路１２９が活性化され
る。そして、選択信号ＢＩＮＴによってセレクタの
「０」側が選択される。この状態で、スキャンクロック
信号Ｃ１，Ｃ２に同期してスキャンされ、インストラク
ションフェッチ回路１１１から出力されたテスト結果が
圧縮される。

【００５３】このように、インストラクションフェッチ
回路１１１から出力されたテスト結果を取り込む場合
に、フリップフロップ１３９〜１４６のスキャンチェー
ンが使用されるため、それまで、フリップフロップに保
持されていたパターンデータが全て破壊されてしまう。
このため、インストラクションフェッチ回路１１１から
出力されたテスト結果を圧縮して収集した後に、インス
トラクションデコーダ１１３に供給するためのパターン
データを、新たに取り込む必要がある。換言すれば、ス
キャン毎に１回のテストしかできない。このため、診断
に長時間を要する。故障検出率の向上を図るには、大量
のパターンデータが必要とされるため、テスト時間の短
縮を優先させる場合には、パターンデータを少なくして
故障検出率の低下を余儀なくされる。

【００５４】これに対して、図１に示される回路構成に
よれば、スキャンチェーン２１とは別にコンパクタチェ
ーン２２が設けられているため、スキャンチェーン２１
を伝達するパターンデータは、コンパクタチェーン２２
データによって破壊されないで済む。このことから、ス
キャンパターンデータの転送に要する時間を大幅に短縮
することができる。また、診断に要する時間を等しくし
た場合には、より多くの異なるパターンデータをインス
トラクションデコーダ１１３に与えることができるた
め、故障検出率の向上を図ることができる。

【００５５】上記例によれば、以下の作用効果を得るこ
とができる。

【００５６】（１）スキャンチェーン２１とは別にコン
パクタチェーン２２が設けられ、このコンパクタチェー
ン２２は、スキャンチェーン２１のデータとは無関係に
第１論理回路から出力されたデータを圧縮して取り込
む。それにより、インストラクションフェッチ回路１１
１から出力されたデータを圧縮して取り込む際のスキャ
ンチェーン２１でのデータ破壊が排除され、テスト毎の
スキャンチェーンの全データ更新が不要とされることに
よって、テスト時間の短縮化を図ることができる。

【００５７】（２）上記のように、インストラクション
フェッチ回路１１１から出力されたデータを圧縮して取
り込む際のスキャンチェーン２１でのデータ破壊が排除
され、テスト毎のスキャンチェーンの全データ更新が不
要とされるので、テストに要する時間を従来と同じにす
れば、その分、より多くのパターンデータをインストラ
クションデコーダ１１３に供給することができるため、
故障検出率の向上を図ることができる。

【００５８】図４には、コンパクタの別の構成例が示さ
れる。

【００５９】図４に示されるコンパクタ１９は、排他的
論理和回路Ｇ１の後段にフリップフロップ４１を設けて
いる。排他的論理和回路Ｇ１の出力信号は、データ入力
端子Ｄに伝達され、取り込み用クロック信号が、クロッ
ク入力端子ＣＫに与えられる毎に、排他的論理和回路Ｇ
１の出力信号がデータ出力端子Ｑから出力される。

【００６０】ここで、第１スキャンクロックφＳＣＫ１
が入力され、第２スキャンクロックφＳＣＫ２が入力さ
れ、そしてクロック信号φＣＫが入力されることで、１
テストサイクルが終了するものとすると、図５に示され
る構成を採用する場合、コンパクタチェーン２２におい
てフリップフロップが介在されないため、コンパクタチ
ェーン２２において存在する寄生容量や配線抵抗による
時定数に起因する信号遅延のために、１テストサイクル
当たりのテスト時間の短縮化に限界があるのに対して、
図４に示される構成を採用した場合には、排他的論理和
回路Ｇ１の出力信号を、それの直ぐ後段で第３フリップ
フロップＦＦ３に取り込むことができるので、上記寄生
容量や配線抵抗による時定数の影響を大幅に低減するこ
とができ、１テストサイクル当たりのテスト時間の短縮
化を図ることができる。通常、テストサイクルは数万サ
イクルに及ぶから、１テストサイクル当たりのテスト時
間の短縮化は、全体としてはテスト時間の大幅な時間短
縮につながる。

【００６１】図７には、圧縮機能付きフリップフロップ
の別の構成が示される。

【００６２】図７に示される圧縮機能付きフリップフロ
ップが、図５に示されるのと異なるのは、コンパクタ入
力端子ＣＩＮ１が第１フリップフロップＦＦ１の出力端
子に結合されている点である。

【００６３】図８には、図７に示される圧縮機能付きフ
リップフロップを適用した場合動作タイミングが示され
る。

【００６４】基本的には図６に示されるのと同様である
が、コンパクタ入力端子ＣＩＮ１が第１フリップフロッ
プＦＦ１の出力端子に結合されているため、インストラ
クションフェッチ回路１１１から伝達されたテスト結果
が、第１フリップフロップＦＦ１の出力端子から出力さ
れるまでの時間、圧縮データの更新が遅延されるが、最
終的に収集された圧縮データには、第１フリップフロッ
プＦＦ１の故障診断情報をも含むから、この第１フリッ
プフロップＦＦ１の動作診断をも可能とする。

【００６５】図９には、圧縮機能付きフリップフロップ
の別の構成が示される。

【００６６】図９に示される構成では、第２フリップフ
ロップＦＦ２からのスキャン出力信号と、コンパクタ１
９の出力信号とを選択するためのセレクタＳＥＬが設け
られている。セレクタＳＥＬは、選択制御信号入力端子
ＳＣから入力される選択制御信号φＳＣの論理に応じ
て、第２フリップフロップＦＦ２からのスキャン出力信
号と、コンパクタ１９の出力信号とを、共通の出力端子
ＣＯＵＴ／ＳＯＤを介して選択的に出力する。特に制限
されないが、選択制御信号φＳＣがハイレベルの場合に
は、第２フリップフロップＦＦ２からのスキャン出力信
号が選択的に出力され、選択信号φＳＣがローレベルの
場合には、コンパクタ１９の出力信号が選択的に出力さ
れる。選択制御信号は、図１に示される制御回路１５に
おいて生成することができる。

【００６７】出力端子ＣＯＵＴ／ＳＯＤを、第２フリッ
プフロップＦＦ２からのスキャン出力と、コンパクタ１
９からの信号出力とに使用することができるため、図５
や図７に示されるように、第２フリップフロップＦＦ２
からのスキャン出力信号と、コンパクタ１９からの出力
信号とを個別的に外部出力する場合に比べて、配線数の
減少を図ることができる。

【００６８】図１０には、圧縮機能付きフリップフロッ
プの別の構成が示される。

【００６９】図１０に示されるのが、図９に示されるの
と異なるのは、排他的論理和回路Ｇ１と第セレクタＳＥ
Ｌとの間に第３フリップフロップＦＦ３を設けた点であ
る。この場合、コンパクタ１９は、排他的論理和回路Ｇ
１と第３フリップフロップＦＦ３とを含んで構成され
る。第３フリップフロップＦＦ３は、第２フリップフロ
ップＦＦ２と同一構成のものを適用することができる。
特に制限されないが、選択制御信号φＳＣがハイレベル
の場合には、第２フリップフロップＦＦ２からのスキャ
ン出力信号が選択的に出力され、選択信号φＳＣがロー
レベルの場合には、第３フリップフロップＦＦ３の出力
信号が選択的に出力される。選択制御信号は、図１に示
される制御回路１５において生成することができる。こ
の場合においても、図５や図７に示されるように、第２
フリップフロップＦＦ２からのスキャン出力信号と、コ
ンパクタ１９からの出力信号とを個別的に外部出力する
場合に比べて、配線数の減少を図ることができる。ま
た、排他的論理和回路Ｇ１の後段に第３フリップフロッ
プＦＦ３を設けているため、図４に示される場合と同様
の作用効果を得ることができる。

【００７０】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７１】例えば、上記の例ではコンパクタとして排
他的論理和回路Ｇ１を使用したが、他の論理ゲート例え
ば論理積回路や論理和回路を適用しても良い。

【００７２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッシングユニットに適用した場合について説明
したが、本発明はそれに限定されるものではなく、各種
半導体集積回路に広く適用することができる。

【００７３】本発明は、少なくとも論理回路を含むこと
を条件に適用することができる。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７５】すなわち、スキャンチェーンとは別にコン
パクタチェーンが設けられ、このコンパクタチェーン
は、スキャンチェーンのデータとは無関係に第１論理回
路から出力されたデータを圧縮して取り込む。それによ
り、第１論理回路から出力されたデータを圧縮して取り
込む際のスキャンチェーンでのデータ破壊が排除され、
テスト毎のスキャンチェーンの全データ更新が不要とさ
れることによって、テスト時間の短縮化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明にかかる診断回路の構成例ブロック図で
ある。

【図２】上記診断回路における圧縮機能付きフリップフ
ロップの構成例ブロック図である。

【図３】上記圧縮機能付きフリップフロップに含まれる
コンパクタの具体的な構成例の回路図である。

【図４】上記コンパクタの別の構成例回路図である。

【図５】上記圧縮機能付きフリップフロップのさらに詳
細な構成例回路図である。

【図６】上記圧縮機能付きフリップフロップにおける主
要部の動作タイミング図である。

【図７】上記圧縮機能付きフリップフロップの別の構成
例回路図である。

【図８】図７に示される圧縮機能付きフリップフロップ
における主要部の動作タイミング図である。

【図９】上記圧縮機能付きフリップフロップの別の構成
例回路図である。

【図１０】上記圧縮機能付きフリップフロップの別の構
成例回路図である。

【図１１】上記診断回路が含まれるマイクロプロセッシ
ングユニットの構成例ブロック図である。

【図１２】本発明にかかる診断回路の比較対象とされる
回路の構成例回路図である。

【図１３】上記圧縮機能付きフリップフロップにおける
主要部の構成例回路図である。

【図１４】上記圧縮機能付きフリップフロップにおける
主要部の構成例回路図である。

【符号の説明】

１４ パターン発生回路 １５ 制御回路 １６ 符号化回路 １８ スキャン機能付きフリップフロップ １９ コンパクタ １１０ マイクロプロセッサ １１１ インストラクションフェッチ回路 １１２ 診断ユニット １１２−１〜１１２−ｎ 圧縮機能付きフリップフロッ
プ １１３ インストラクションデコーダ １１４ 診断ユニット １１５ 実行ユニット １１６ 診断ユニット １１７ レジスタファイル ＦＦ１ 第１フリップフロップ ＦＦ２ 第２フリップフロップ ＦＦ３ 第３フリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１論理回路と、上記第１論理回路の出
   力信号を取り込む第２論理回路との間に配置され、上記
   第１論理回路から出力されたテスト結果を収集するとと
   もに、上記第２論理回路に対しては上記第２論理回路の
   動作テストのためのデータを供給可能な診断回路であっ
   て、 データのスキャンイン・スキャンアウト機能を備え、上
   記第１論理回路のデータ出力端子及び上記第２論理回路
   のデータ入力端子に対応して配置された複数のスキャン
   機能付きフリップフロップと、 上記スキャン機能付きフリップフロップに対応して設け
   られ、上記第１論理回路から出力されたデータを圧縮し
   て取り込むための複数のコンパクタと、を含み、 上記複数のスキャン機能付きフリップフロップが結合さ
   れることによりスキャンチェーンが形成され、上記複数
   のコンパクタが結合されることによりコンパクタチェー
   ンが形成されることを特徴とする診断回路。
2. 【請求項２】 第１論理回路と、上記第１論理回路の出
   力信号を取り込む第２論理回路との間に配置され、上記
   第１論理回路から出力されたテスト結果を収集するとと
   もに、上記第２論理回路に対しては上記第２論理回路の
   動作テストのためのデータを供給可能な診断回路であっ
   て、 データのスキャンイン・スキャンアウト機能を備え、上
   記第１論理回路のデータ出力端子及び上記第２論理回路
   のデータ入力端子に対応して配置された複数のスキャン
   機能付きフリップフロップと、 上記スキャン機能付きフリップフロップに対応して設け
   られ、上記第１論理回路から出力されたデータを圧縮し
   て取り込むための複数のコンパクタと、を含み、 上記スキャン機能付きフリップフロップのスキャン出力
   端子が、それに隣接配置されたスキャン機能付きフリッ
   プフロップのスキャン入力端子に結合されることによっ
   て、データを順次伝達可能なスキャンチェーンが形成さ
   れ、且つ、上記コンパクタの出力端子が、それに隣接配
   置されたコンパクタの入力端子に結合されることによっ
   て、上記第１論理回路から出力されたテスト結果を論理
   演算により圧縮するためのコンパクタチェーンが形成さ
   れたことを特徴とする診断回路。
3. 【請求項３】 上記スキャンチェーンの先頭に位置する
   スキャン機能付きフリップフロップにおけるスキャン入
   力端子、及び上記コンパクタチェーンの先頭に位置する
   コンパクタにおける入力端子に伝達されるパターンデー
   タを発生するためのパターン発生回路と、 上記スキャンチェーンの後尾に位置するスキャン機能付
   きフリップフロップにおけるスキャン出力端子からの出
   力データと、上記コンパクタチェーンの後尾に位置する
   コンパクタにおける出力端子からの出力データとを符号
   化する符号化回路とを含む請求項１又は２記載の診断回
   路。
4. 【請求項４】 第１スキャンクロック信号と、それとは
   位相が異なる第２スキャンクロック信号とを発生するた
   めの制御回路を含むとき、上記スキャン機能付きフリッ
   プフロップは、上記第１論理回路からクロック信号に同
   期して出力されるデータを取り込み、上記第１スキャン
   クロック信号に同期してスキャンデータを取り込むため
   の第１フリップフロップと、上記第２スキャンクロック
   信号に同期して上記第１フリップフロップの出力信号を
   取り込む第２フリップフロップとを含んで成る請求項１
   乃至３の何れか１項記載の診断回路。
5. 【請求項５】 請求項１乃至４の何れか１項記載の診断
   回路と、上記診断回路の診断対象とされる論理回路とを
   含んで一つの半導体基板に形成された半導体集積回路。