JPS59123320A - タイマ回路 - Google Patents
タイマ回路Info
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- JPS59123320A JPS59123320A JP57229266A JP22926682A JPS59123320A JP S59123320 A JPS59123320 A JP S59123320A JP 57229266 A JP57229266 A JP 57229266A JP 22926682 A JP22926682 A JP 22926682A JP S59123320 A JPS59123320 A JP S59123320A
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- Japan
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- mos capacitor
- circuit
- capacitor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、タイマ回路、特にＭＯ８集積回路上のキヤ・
やシタ放電回路にトランジスタを直列に挿入しておき、
当該トランジスタをパルスに対応して繰返しオンせしめ
、上記キャパシタの放電を制御せしめるようにしたタイ
マ回路を有する集積回路に関するものである。
やシタ放電回路にトランジスタを直列に挿入しておき、
当該トランジスタをパルスに対応して繰返しオンせしめ
、上記キャパシタの放電を制御せしめるようにしたタイ
マ回路を有する集積回路に関するものである。
（Ｂ） 技術の背景と問題点
かかるタイマ回路は例えば以下に説明する様な装置で必
要とされている。即ち現在Ｅ２ＰＲＯＭは消去１０ｍ５
．書込１０ｍ５が標準的な時間である。これヲマイコン
・システムに絹込んだ場合、このま捷ではあわせて２０
ｍｓ間ＣＰＵは他の仕事をできない。またこの仕事を
ＣＰＵから切りはなすには、アドレス、データをラッチ
する回路等を必要と（７複雑な回路構成となってしまう
Ｏそこで、これらの回路をオンチップで組込むことによ
ｐ１マイコン・システムは簡単になるとともにコストダ
ウンをはかることができる。これらの回路全オンチップ
に組み込むことはすでに行なわれているが、問題はこの
数１０ｍ５のタイマである。従来は５６００ｐＦ程度の
外付キヤ７′ｔ′シタが使用されているが、これでは使
いにくいし、そのためのビンが１本占有される。
要とされている。即ち現在Ｅ２ＰＲＯＭは消去１０ｍ５
．書込１０ｍ５が標準的な時間である。これヲマイコン
・システムに絹込んだ場合、このま捷ではあわせて２０
ｍｓ間ＣＰＵは他の仕事をできない。またこの仕事を
ＣＰＵから切りはなすには、アドレス、データをラッチ
する回路等を必要と（７複雑な回路構成となってしまう
Ｏそこで、これらの回路をオンチップで組込むことによ
ｐ１マイコン・システムは簡単になるとともにコストダ
ウンをはかることができる。これらの回路全オンチップ
に組み込むことはすでに行なわれているが、問題はこの
数１０ｍ５のタイマである。従来は５６００ｐＦ程度の
外付キヤ７′ｔ′シタが使用されているが、これでは使
いにくいし、そのためのビンが１本占有される。
また、これらの回路を組み込むにあたって、機能の拡張
をはかり、自動消去を行ない、Ｗｒｉｔｅ後ヘリファイ
を行なっている。このためＩコ１コの／ぐルスには３〜
５ ｍｓのタイマが必要とされる。
をはかり、自動消去を行ない、Ｗｒｉｔｅ後ヘリファイ
を行なっている。このためＩコ１コの／ぐルスには３〜
５ ｍｓのタイマが必要とされる。
従来、ＭＯ８集積回路上で上述の様に遅延回路やタイマ
回路を必曽とした場合、一般にはデプレッション・トラ
ンジスタとＭＯＳキャパシタとのＣＲ時定数による遅延
を利用している。しかし、１＋ｌＪえば３ｍ、ｓｔｃ桿
度のタイマを構成しようとすると、 Ｗ／Ｌ＝ｓ／ｓｏ
ｏ程度のデフ０レツシヨン・トランジスタとＷ／Ｌ＝
５００１５００程度のＭＯＳキャパシタとが必要となり
、特にＭＯＳキャノやシタの占める寸法がきわめて大と
なる。尚、ＷはＭＯＳトランジスタのチャネル幅、Ｌは
チャネル長であり、牟Ｍはμｍである。
回路を必曽とした場合、一般にはデプレッション・トラ
ンジスタとＭＯＳキャパシタとのＣＲ時定数による遅延
を利用している。しかし、１＋ｌＪえば３ｍ、ｓｔｃ桿
度のタイマを構成しようとすると、 Ｗ／Ｌ＝ｓ／ｓｏ
ｏ程度のデフ０レツシヨン・トランジスタとＷ／Ｌ＝
５００１５００程度のＭＯＳキャパシタとが必要となり
、特にＭＯＳキャノやシタの占める寸法がきわめて大と
なる。尚、ＷはＭＯＳトランジスタのチャネル幅、Ｌは
チャネル長であり、牟Ｍはμｍである。
（ｑ 発明の目的と構成
本発明は、上記の点を解決することを目的としており、
キヤ／やシタに充電されている電荷を）４ルス信号に対
応して微小情ずつ放電せしめ得るチャージポンプ回路に
より、上記の点を解決することを目的としている。そし
てそのため、本発明のタイマ回路は第１のキャパシタに
対する充電および／または放電時間を利用するタイマ回
路であって、上記第１のキャパシタの放電経路に直列に
トランジスタを接続すると共に、当該トランジスタのダ
ートえ対して第２のキャノ４シタを接続しかつ当該第２
のキヤ・ぐシタに対して繰返しパルスを印加するよう構
成し、上ｉＣ繰返し・ぐルスの存在期間に対応して上記
トランジスタを繰返し導通せしめるようにしたことを特
徴としている。以下図面を参照しつつ鯖、明する。
キヤ／やシタに充電されている電荷を）４ルス信号に対
応して微小情ずつ放電せしめ得るチャージポンプ回路に
より、上記の点を解決することを目的としている。そし
てそのため、本発明のタイマ回路は第１のキャパシタに
対する充電および／または放電時間を利用するタイマ回
路であって、上記第１のキャパシタの放電経路に直列に
トランジスタを接続すると共に、当該トランジスタのダ
ートえ対して第２のキャノ４シタを接続しかつ当該第２
のキヤ・ぐシタに対して繰返しパルスを印加するよう構
成し、上ｉＣ繰返し・ぐルスの存在期間に対応して上記
トランジスタを繰返し導通せしめるようにしたことを特
徴としている。以下図面を参照しつつ鯖、明する。
ＣＤ） 発明の実施例
第１図（イ）は本発明に用いるポンプ回路の一実施例構
成、第１図（Ｂ）は第１図囚の等価回路、第１図（Ｃ）
はクロックパルスとトランジスタＴＴのダート檀圧の関
係を示す図、第２図囚は第１図図示のポンプ回路を利用
した一実施例タイマ回路、第２図ＣＢ）は第２図（５）
図示構成の一部変形回路を説明する説明図、第３図は第
２図囚の動作説明図、第４図は同じくタイマ回路の他の
一実施例、第５図は第４図の動作説明図を示す。
成、第１図（Ｂ）は第１図囚の等価回路、第１図（Ｃ）
はクロックパルスとトランジスタＴＴのダート檀圧の関
係を示す図、第２図囚は第１図図示のポンプ回路を利用
した一実施例タイマ回路、第２図ＣＢ）は第２図（５）
図示構成の一部変形回路を説明する説明図、第３図は第
２図囚の動作説明図、第４図は同じくタイマ回路の他の
一実施例、第５図は第４図の動作説明図を示す。
本発明の場合、上ＭＬ２タイマ回路を構成するに当って
、ＭＯＳキャパシタに対する例えば充電と放電との両者
の時間を利用して、比較的大きい時間を作り得るように
し、上記放電を利用するに当って電荷を微小計ずつ放電
せしめるポンプ回路を用いるようにしている。
、ＭＯＳキャパシタに対する例えば充電と放電との両者
の時間を利用して、比較的大きい時間を作り得るように
し、上記放電を利用するに当って電荷を微小計ずつ放電
せしめるポンプ回路を用いるようにしている。
第１図（５）は当該ポンプ回路の一実施例構成を示して
おり、図中の符号ＴＴはポンプ・ンスメント・トランジ
スタ、ＴｏはＭＯＳキャ／ぐシタ、■はタイマ回路を構
成する主ＩＶＩＯＳキャパシタの端子電圧、ＧＮＤは接
地、（： Ａ ｏ ｃ ｋは放電用クロック・／４’ル
スを表わしている。
おり、図中の符号ＴＴはポンプ・ンスメント・トランジ
スタ、ＴｏはＭＯＳキャ／ぐシタ、■はタイマ回路を構
成する主ＩＶＩＯＳキャパシタの端子電圧、ＧＮＤは接
地、（： Ａ ｏ ｃ ｋは放電用クロック・／４’ル
スを表わしている。
図示の場合、エンハンスメント・トランジスタＴＴが主
ＭＯＳキャパシタの放電回路上に挿入され、上記トラン
ジスタＴ、のダートに対してＭＯＳキヤ・ぐシタＴ。が
接続されている。第１図（５）の回路は第１図（Ｂ）に
示す等価回路であられされ、クロッｐ ｄ’ルスＣ７−
ｏＣｋ トエンハンスメント・トランジスタＴＴのダー
ト電圧Ｖ。は第１図（Ｃ）の関係にある。ここでＭＯＳ
キャパシタＴ。を構成するトランジスタ及ヒエンハンス
メント・トランジスタＴＴのチャネル幅をＷＴｃ、ＷＴ
Ｔ、チャネル長を”ＴＣＩ ＬＴＴ ％ダート酸化膜の
誘電率をε。Ｘ、ダート酸化膜の厚さをｔ。Ｘとすると
容量ＣＴＣ９ＣＴＴは次式でもとまる。
ＭＯＳキャパシタの放電回路上に挿入され、上記トラン
ジスタＴ、のダートに対してＭＯＳキヤ・ぐシタＴ。が
接続されている。第１図（５）の回路は第１図（Ｂ）に
示す等価回路であられされ、クロッｐ ｄ’ルスＣ７−
ｏＣｋ トエンハンスメント・トランジスタＴＴのダー
ト電圧Ｖ。は第１図（Ｃ）の関係にある。ここでＭＯＳ
キャパシタＴ。を構成するトランジスタ及ヒエンハンス
メント・トランジスタＴＴのチャネル幅をＷＴｃ、ＷＴ
Ｔ、チャネル長を”ＴＣＩ ＬＴＴ ％ダート酸化膜の
誘電率をε。Ｘ、ダート酸化膜の厚さをｔ。Ｘとすると
容量ＣＴＣ９ＣＴＴは次式でもとまる。
ＣＴｃ＝εｏｘ・ε。・ＬＴＣ” ＷＴＣ／ ’ＯＸ
’・・第１式ＣＴＴ＝εｏｘ・ε０−ＬＴＴ−ＷＴＴ／
’ＯＸ ”’第２式せた、クロックツぐルスの電圧が
Ｖ。Ｃになった時のエンハンスメント・トランジスタＴ
Ｔのダート電圧■。は第３式であられされる。
’・・第１式ＣＴＴ＝εｏｘ・ε０−ＬＴＴ−ＷＴＴ／
’ＯＸ ”’第２式せた、クロックツぐルスの電圧が
Ｖ。Ｃになった時のエンハンスメント・トランジスタＴ
Ｔのダート電圧■。は第３式であられされる。
従って、エンハンスメント・トランジスタＴＴのしきＤ
（ｉＫ雷電圧ｖｔｈとした時にＶＧ＞Ｖｔｈ を満
足する様にＭＯＳキャパシタＴ。を構成するトランジス
タのダート面積を適当に選ぶことによって上６己クロッ
ク／８ルスがＶｃｏレベルになったときのみ、エンハン
スメント・トランジスタＴＴの閾値電圧ｖｔｈを超えた
電圧を当該トランジスタＴＴのケ゛−トに印加せしめる
ことができ、当該印加された期間のみ上記端子電圧Ｖを
接地する放電回路を形成せしめるようにすることができ
る。即ち、図示しない主ＭＯＳキヤ・ぐシタの重荷を微
小喰ずっ放電せしめることができ、これを用いてタイマ
回路を構成するに当って上記主ＭＯＳキヤ・ぐシタの寸
法を小さくすることが可能となる。
（ｉＫ雷電圧ｖｔｈとした時にＶＧ＞Ｖｔｈ を満
足する様にＭＯＳキャパシタＴ。を構成するトランジス
タのダート面積を適当に選ぶことによって上６己クロッ
ク／８ルスがＶｃｏレベルになったときのみ、エンハン
スメント・トランジスタＴＴの閾値電圧ｖｔｈを超えた
電圧を当該トランジスタＴＴのケ゛−トに印加せしめる
ことができ、当該印加された期間のみ上記端子電圧Ｖを
接地する放電回路を形成せしめるようにすることができ
る。即ち、図示しない主ＭＯＳキヤ・ぐシタの重荷を微
小喰ずっ放電せしめることができ、これを用いてタイマ
回路を構成するに当って上記主ＭＯＳキヤ・ぐシタの寸
法を小さくすることが可能となる。
第２図（５）は、第１図図示のポンプ回路を利用した一
実施例タイマ回路分示している。図中の符号Ｔ＋ ＋
Ｔｔ ＋ Ｔｓ ＋ Ｔ４ ｉｄ： 夫々トランジスタ
、 Ｃ１は主ＭＯＳキャパシタ、Ｃ２はＭＯＳキャパシ
タであって第１図図示のＭＯＳキャパシタＴ。に対応す
るもの、ＯＰｌは≠１比較回路であって図示電圧Ｎｃが
例えば＋３〔ｖ〕以上に達したときＬレベルの出力を発
するもの、ＯＰｔはΦ２比較回路であって図示の電圧Ｎ
。が例えば＋１〔Ｖ〕以下に達したときＬレベルの出力
を発するもの、ＦＦはフリップ・７０ツブ、Ｎｄ、、Ｎ
ｕは夫々フリップ・クロックの出方、■□はインバータ
回路、Ｃｔｏｃ／ｃはクロック・／ぞルスであって第１
図図示のクロック・パルスに対応するものを表わしてい
る。なお言うまでもなく、第２図（Ａ）図示においてＭ
ＯＳキャノクシタＣ７とトランジスタＴ３とが第１図図
示のＪ？ポンプ回路構成している。以下第２図（Ａ）の
動作を第３図に示す波形図を参照して説明する。
実施例タイマ回路分示している。図中の符号Ｔ＋ ＋
Ｔｔ ＋ Ｔｓ ＋ Ｔ４ ｉｄ： 夫々トランジスタ
、 Ｃ１は主ＭＯＳキャパシタ、Ｃ２はＭＯＳキャパシ
タであって第１図図示のＭＯＳキャパシタＴ。に対応す
るもの、ＯＰｌは≠１比較回路であって図示電圧Ｎｃが
例えば＋３〔ｖ〕以上に達したときＬレベルの出力を発
するもの、ＯＰｔはΦ２比較回路であって図示の電圧Ｎ
。が例えば＋１〔Ｖ〕以下に達したときＬレベルの出力
を発するもの、ＦＦはフリップ・７０ツブ、Ｎｄ、、Ｎ
ｕは夫々フリップ・クロックの出方、■□はインバータ
回路、Ｃｔｏｃ／ｃはクロック・／ぞルスであって第１
図図示のクロック・パルスに対応するものを表わしてい
る。なお言うまでもなく、第２図（Ａ）図示においてＭ
ＯＳキャノクシタＣ７とトランジスタＴ３とが第１図図
示のＪ？ポンプ回路構成している。以下第２図（Ａ）の
動作を第３図に示す波形図を参照して説明する。
リセット状態【おいては、トランジスタＴ２がオン状態
にあり、電圧Ｎｃはｏ〔ｖ〕、ＦＦ出カＮ、ＬがＨレベ
ル、そしてトランジスタＴ、はオン状態にある。該リセ
ット状態の下においてＢ［時開始となり、スタート人力
Ｒｇｓｅｔ／５ｔａｒｔがＬレベルとなって、トランジ
スタＴ２がオフされると、トランジスタＴ、カらの電流
によって主ＭＯＳキャパシタｃ。
にあり、電圧Ｎｃはｏ〔ｖ〕、ＦＦ出カＮ、ＬがＨレベ
ル、そしてトランジスタＴ、はオン状態にある。該リセ
ット状態の下においてＢ［時開始となり、スタート人力
Ｒｇｓｅｔ／５ｔａｒｔがＬレベルとなって、トランジ
スタＴ２がオフされると、トランジスタＴ、カらの電流
によって主ＭＯＳキャパシタｃ。
が充電これはじめる。
電圧Ｎｃの電位が上昇してゆき、’３［：Ｖ〕を超える
と比較回路ＯＰｌの出力がＨレベルからＬレベルへ変化
する。即ちＦＦの出力ＮｄがＬレベルからＨレベルに変
化しかつ出力Ｎ、ＬがＨレベルかうＬレベルに変化する
。
と比較回路ＯＰｌの出力がＨレベルからＬレベルへ変化
する。即ちＦＦの出力ＮｄがＬレベルからＨレベルに変
化しかつ出力Ｎ、ＬがＨレベルかうＬレベルに変化する
。
これによって、トランジスタＴ、はオフされかつトラン
ジスタＴ、がオフ状態に切換えられ、主ＭＯＳキャ・？
シタＣ７の放電が開始される。即ちトランジスタＴ、が
オフされたことによって、主ＭＯＳキャパシタＣ１に対
する充電が停止され、一方例えば所定周期のクロック・
パルスＣ９ｏｃｋがＭＯＳキヤ・ぐシタＣ２に印加され
る都度、トランジスタＴ３のケ゛−ト′Ｉ′ｔｔ位が一
時的に上列し、トランジスタＴ、が上記クロック・ノや
ルスの存在期間に対応して一時的にオンされる。即ち、
主ＭＯＳキャパシタＣ７に充電されている重荷が微小缶
ずつ放電されてゆく。
ジスタＴ、がオフ状態に切換えられ、主ＭＯＳキャ・？
シタＣ７の放電が開始される。即ちトランジスタＴ、が
オフされたことによって、主ＭＯＳキャパシタＣ１に対
する充電が停止され、一方例えば所定周期のクロック・
パルスＣ９ｏｃｋがＭＯＳキヤ・ぐシタＣ２に印加され
る都度、トランジスタＴ３のケ゛−ト′Ｉ′ｔｔ位が一
時的に上列し、トランジスタＴ、が上記クロック・ノや
ルスの存在期間に対応して一時的にオンされる。即ち、
主ＭＯＳキャパシタＣ７に充電されている重荷が微小缶
ずつ放電されてゆく。
長目かの放電が繰返されたとき、電圧Ｎｃは１〔ｖ〕に
まで低下してゆく。そして箱、圧Ｎ。が１〔Ｖ〕に達し
たとき、比較回路ＯＰ２の出力がＨレベルからＬレベル
へ変化する。即ちＰ″Ｐ゛の出力ＮｄがＨレベルからＬ
レベルに変化しかつ出力Ｎ、１．がＬレベルからＨレベ
ルに変化する。これによってトランジスタＴ、がオンさ
れ、主ＭＯＳキャパシタＣ１に対する充電が釣び開始さ
れかつトランジスタＴ４がオンされてトランジスタＴ、
がオンされることを禁止する。
まで低下してゆく。そして箱、圧Ｎ。が１〔Ｖ〕に達し
たとき、比較回路ＯＰ２の出力がＨレベルからＬレベル
へ変化する。即ちＰ″Ｐ゛の出力ＮｄがＨレベルからＬ
レベルに変化しかつ出力Ｎ、１．がＬレベルからＨレベ
ルに変化する。これによってトランジスタＴ、がオンさ
れ、主ＭＯＳキャパシタＣ１に対する充電が釣び開始さ
れかつトランジスタＴ４がオンされてトランジスタＴ、
がオンされることを禁止する。
このようにすることによって、主ＭＯＳキャパシタＣ０
の端子電圧Ｎｃは＋３〔ｖ〕から＋１〔Ｖ〕の間を繰返
すことになり、１周期を３ｍ５ｅｃとしても、主ＭＯＳ
キヤＡシｌＣ，の寸法をＷ／Ｌ ＃５０１５０程度の小
さいものとすることができる。
の端子電圧Ｎｃは＋３〔ｖ〕から＋１〔Ｖ〕の間を繰返
すことになり、１周期を３ｍ５ｅｃとしても、主ＭＯＳ
キヤＡシｌＣ，の寸法をＷ／Ｌ ＃５０１５０程度の小
さいものとすることができる。
第２図（Ｂ）は第２図（５）に示す鎖線内を変更せしめ
た変形回路を示している。図中の符号は第２図（５）と
対応しており、ＦＦ出力ＮｄがＬレベルにある間、トラ
ンジスタＴ、のゲート電位が上昇しないようにトランジ
スタＴ、のダートが制御される点において変わりはない
。
た変形回路を示している。図中の符号は第２図（５）と
対応しており、ＦＦ出力ＮｄがＬレベルにある間、トラ
ンジスタＴ、のゲート電位が上昇しないようにトランジ
スタＴ、のダートが制御される点において変わりはない
。
第４図Ｉ′ｉ第２図に対応したタイマ回路の他の一実施
例、第５図はその動作波形図を示している。
例、第５図はその動作波形図を示している。
図中の符号Ｃ＋ 、 Ｃ２、Ｔｔ、Ｔｓ 、Ｔ４ 、
ＯＰ＋ 、 ＯＰｔ 、ＦＦ。
ＯＰ＋ 、 ＯＰｔ 、ＦＦ。
Ｎｄ 、 Ｎｃ 、 Ｃｆｏ ｃｋは第２図（５）に対
応しており、Ｔ５゜Ｔ６．Ｔ、ｕ夫々トランジスタ％Ｃ
３はＭＯＳキャノソシタ、ＶＰＰは電圧を表わしており
、本実施列では１９ ［Ｖ］とする。またＯＰｌの十端
子にはｖＰＰ−３［：Ｙ］ ＝ １６ （Ｖ、ｌを印加
している。
応しており、Ｔ５゜Ｔ６．Ｔ、ｕ夫々トランジスタ％Ｃ
３はＭＯＳキャノソシタ、ＶＰＰは電圧を表わしており
、本実施列では１９ ［Ｖ］とする。またＯＰｌの十端
子にはｖＰＰ−３［：Ｙ］ ＝ １６ （Ｖ、ｌを印加
している。
図示トランジスタＴｓ 、 Ｔｏ 、 Ｔｙとキャパシ
タＣ８を含む回路構成は、クロック・Ａ？ルスＣＬｏｃ
ｋに対応して主ＭＯＳギヤ・やシタｃ１が例えば電荷△
Ｑ＋づつ充電されてゆく。そして電圧Ｎｃが１６ Ｖを
越えると図示トランジスタＴ９．Ｔ、とキャパシタＣ２
ヲ含む回路１７１成が作動状態になったとき、主ＭＯＳ
ギヤノヤ／りＣ７の電荷は凶、づつ放電されてゆく。こ
のとき △Ｑ、 ＞△Ｑ。
タＣ８を含む回路構成は、クロック・Ａ？ルスＣＬｏｃ
ｋに対応して主ＭＯＳギヤ・やシタｃ１が例えば電荷△
Ｑ＋づつ充電されてゆく。そして電圧Ｎｃが１６ Ｖを
越えると図示トランジスタＴ９．Ｔ、とキャパシタＣ２
ヲ含む回路１７１成が作動状態になったとき、主ＭＯＳ
ギヤノヤ／りＣ７の電荷は凶、づつ放電されてゆく。こ
のとき △Ｑ、 ＞△Ｑ。
であるように選ばれており、第２図を参照して説明した
と同様な動作によってフロップ・フロップＦＦの出力Ｎ
ｄがＬレベルにある間に主ＭＯＳキャパシタＣｒｕクロ
ック・パルスｃｔｏｃｋに対応して△ＱＩツつ充電され
る。そしてフロップ・フロップＦＦの出力ＮｄがＨレベ
ルになってトランジスタＴ３が動作する段階になるとき
、主ＭＯＳギヤ・ぐシタＣ１の電荷はクロック・パルス
ｃ、１−ｏｃｋに対応して（△Ｑ２−△Ｑ＋）づつ放電
されてゆく０この結果、主ＭＯＳキャパシタＣ３の容Ｇ
）が、第２図図示のものと同一であるとすれば、第３図
図示の場合の繰返し周期は第２図図示の場合のそれにく
らべて十分大となる。
と同様な動作によってフロップ・フロップＦＦの出力Ｎ
ｄがＬレベルにある間に主ＭＯＳキャパシタＣｒｕクロ
ック・パルスｃｔｏｃｋに対応して△ＱＩツつ充電され
る。そしてフロップ・フロップＦＦの出力ＮｄがＨレベ
ルになってトランジスタＴ３が動作する段階になるとき
、主ＭＯＳギヤ・ぐシタＣ１の電荷はクロック・パルス
ｃ、１−ｏｃｋに対応して（△Ｑ２−△Ｑ＋）づつ放電
されてゆく０この結果、主ＭＯＳキャパシタＣ３の容Ｇ
）が、第２図図示のものと同一であるとすれば、第３図
図示の場合の繰返し周期は第２図図示の場合のそれにく
らべて十分大となる。
（６） 発明の詳細
な説明した如く、本発明によれば、例えば３ｍｓｅｃｇ
度のタイマ回路をＭＯ８ＩＣ内に構成するに当っても、
主ＭＯＳキャパシタの寸法をＷ／Ｌ″； ５０１５０以
下に選ぶことが可能となる。捷た本発明にかかるタイマ
回路は、特にＥＥＦＲＯＭの書込み、消去時間を規定す
る場合や、外部信号を受けて、演算等の仕事をなし、そ
の間外部との信号のやシと９をやめ、仕事がすむまで数
ｍ５ｅｃ以上かかる様な集積回路でのタイマ回路として
非常に有効である。
度のタイマ回路をＭＯ８ＩＣ内に構成するに当っても、
主ＭＯＳキャパシタの寸法をＷ／Ｌ″； ５０１５０以
下に選ぶことが可能となる。捷た本発明にかかるタイマ
回路は、特にＥＥＦＲＯＭの書込み、消去時間を規定す
る場合や、外部信号を受けて、演算等の仕事をなし、そ
の間外部との信号のやシと９をやめ、仕事がすむまで数
ｍ５ｅｃ以上かかる様な集積回路でのタイマ回路として
非常に有効である。
第１図（５）は本発明に用いるチャージポング回路の一
実施例構成、第１図（Ｂ）は第１図囚の等両回路、第１
図（Ｑはクロックパルスとトランジスタのダート電圧の
関係を示す図、第２図（５）は第１図図示のポンプ回路
を利用した一実施例タイマ回路、第２図（Ｂ）は第２図
（５）図示構成の一部変形回路を説明する説明図、第３
図は第２図（５）の動作を説明するための波形図、第４
図はタイマ回路の他の一実施例、第５図は第４図の動作
を説、明するための波形図を示す。 図中、ＣＩは主ＭＯＳキャパシタ、ＴＴ（Ｔ、）、Ｔｃ
（Ｃ２）は放電ポンプ回路を表わしている。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）
実施例構成、第１図（Ｂ）は第１図囚の等両回路、第１
図（Ｑはクロックパルスとトランジスタのダート電圧の
関係を示す図、第２図（５）は第１図図示のポンプ回路
を利用した一実施例タイマ回路、第２図（Ｂ）は第２図
（５）図示構成の一部変形回路を説明する説明図、第３
図は第２図（５）の動作を説明するための波形図、第４
図はタイマ回路の他の一実施例、第５図は第４図の動作
を説、明するための波形図を示す。 図中、ＣＩは主ＭＯＳキャパシタ、ＴＴ（Ｔ、）、Ｔｃ
（Ｃ２）は放電ポンプ回路を表わしている。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）
Claims (1)
- 第１のキヤ・ぐシタに対する充電および／′−ｉたは放
電時間を利用するタイマ回路であって、上記第１のキャ
パシタの放電経路に直列にトランジスタを接続すると共
に、当該トランジスタのケ゛−トに対して第２のキヤ・
やシタを接続しかつ当該第２のキヤ・やシタに対して繰
返しパルス金印加するよう構成し、上記繰返しｉＥルス
の存在期間に対応して上記トランジスタを繰返し４通せ
しめるようにしたことを特徴とするタイマ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229266A JPS59123320A (ja) | 1982-12-29 | 1982-12-29 | タイマ回路 |
| US06/566,880 US4584494A (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
| DE8383308013T DE3380865D1 (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
| EP83308013A EP0113590B1 (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229266A JPS59123320A (ja) | 1982-12-29 | 1982-12-29 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123320A true JPS59123320A (ja) | 1984-07-17 |
| JPH035689B2 JPH035689B2 (ja) | 1991-01-28 |
Family
ID=16889414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229266A Granted JPS59123320A (ja) | 1982-12-29 | 1982-12-29 | タイマ回路 |
Country Status (4)
| Country | Link |
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| JP (1) | JPS59123320A (ja) |
| DE (1) | DE3380865D1 (ja) |
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1983
- 1983-12-29 US US06/566,880 patent/US4584494A/en not_active Expired - Lifetime
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- 1983-12-29 EP EP83308013A patent/EP0113590B1/en not_active Expired
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