SU491155A1 - Запоминающий элемент - Google Patents

Description

ним по времени, а на шину С ноложнтс.чьное напр жение +. В этом случае разность потенцналов в эмиттерно-базовой цепн транзистора 1 близка к нулю, токи эмнттера н коллектора надают, нотенциал на емкостн возрастает по мере зар да ее током полевого транзистора 3 до напр жени  -{-Е на шине 6. Если напр жение на шине 4 вновь установить равным ну.тю, схема остаетс  в выключенной (логический «О), так как МДП-транзистор 2 закрыт высоким потенциалом коллектора (напр жение на конденсаторе 7 близко к ), следовательно, транзнстор 1 тоже закрыт. Открытый МДП-транзистор 3 исключает разр д емкости током утечки бипол рного транзистора .

Запись логической «I осуш;ествл етс  путем разр да конденсатора 7 через транзнстор 3 при подаче нулевого нотенциала на шнну 6, совпадающего но времени с отрицательным потенциалом иа шине 5 н нулевым на шине 4. Как только потенциал на конденсаторе 7 опуститс  ниже порога запирани  МДП-транзнстора 2, последний открываетс , что ириводнт к лавинообразному процессу открыванн  транзисторов 1 н 2 и быстрому разр ду конденсатора . Прн этом схема переходит в открытое состо ние, соответствующее логической «1.

Пребыванне схемы в одном из устойчивых состо ний или переход из одного состо ни  в другое возможен как при статическом, так н нри имиульсном напр женнн питани , подаваемом на шину 5. В этом случае нанр жение на шине 5 должио измен тьс  от ноложительного уровн  -{-2Е до отрицательного напр жени  -Е. Если в схеме была записана логическа  «1, то напр жение на конденсаторе было бы близко к иулю. Потенциал -i-2E на шиие 5 удерживает транзисторы 1 и 3 в запертом состо нии и не допускает зар д конденсатора 7 от нотенциала на выводе 6. С приходом импульса питани  -Е на шину 5 открываютс  все транзисторы схемы, н она остаетс  в открытом состо нии. Следовательно , подтверждаетс  предварительное состо ние схемы: логическа  «1. Еслн в схеме записан логический «О, то напр жение на конденсаторе 7 блнзко к , транзистор 2 открыт потенциалом на шине 5, однако транзистор 1 заперт этим же потенциалом.

поэтому зар д конденсатора 7 сохран етс  неизменным . Прнход отрицательного нмпульса 2Е па шнну 5 запрещает протекание тока через транзистор 2, и схема остаетс  в закрытом состо нии. Таким образом, подтверждаетс  предварительное состо ние схемы: логический «О.

Имнульсный режим питани  шины позвол ет значительно умеиьшить нотребл емую

мощность при храиении логической «1.

Считывание информации осуществл етс  путем нодачи отрицательиых импульсов считывани  -Е иа шину 5. Импульсы считывани  расиолагаютс  в интервале между импульсами питани . Сигнал, характеризующий состо ние ЗЭ, снимаетс  па шине 4 (или 6) в внде тока или нанр жеии  при подключении нагрузочного резистора в цепь шины 4 (или 6).

Задание тока эмиттера бипол рного транзистора , (а не тока базы, как в прототипе) снижает критичность ЗЭ к разбросу коэффициеита усилени  по току транзистора в схе:ие с общей базой (а). Известно, что разброс

в значенн х р, где 5 - коэффициент усилени  транзистора но напр жению, во много раз превышает разброс в значенн х а. Поэтому предлагаема  схема меньше критична к разбросу нараметров элементов.

Кроме того, задание тока эмиттера позвол ет значительно уменьшить глубину насыщени  бниол рного транзнстора, что увеличивает быстродействие схемы.

Предмет изобретени 

Запоминающий элемент, содержащий бипол рный транзистор МДП и транзисторы, затвор нервого из которых и сток второго соединены с коллектором бипол рного транзистор , затвор второго МДИ-транзистора соединен с первой шиной питани  и сток второго МДП-транзистора - со второй шиной питани , отличающийс  тем, что, с целью но} ы1пенн  надежности работы элемента и его

быстродействи , в нем эмиттер бипол рного транзистора соединен с истоком первого МДП-транзистора, сток которого подключен к первой шине питани , а база бипол рного транзистора подключена к третьей шине питани ,