JPS60223321A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPS60223321A JPS60223321A JP59079655A JP7965584A JPS60223321A JP S60223321 A JPS60223321 A JP S60223321A JP 59079655 A JP59079655 A JP 59079655A JP 7965584 A JP7965584 A JP 7965584A JP S60223321 A JPS60223321 A JP S60223321A
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- Japan
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- charge
- potential
- node
- timer circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はタイマ回路、特にＥ２ＦＲＯＭ（Ｅｌｅｃｔ−
ｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍ−ｏｒｙ ） の書
き込み時間の制御に用いるタイマ回路に関する。
ｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍ−ｏｒｙ ） の書
き込み時間の制御に用いるタイマ回路に関する。
従来技術ニ係るスイッチトφキャパシタを用いたタイマ
回路を第１図に示す。このタイマ回路は容量がＣ８であ
る電荷蓄積用のキャパシタ１と、容量が０１である電荷
くみ出し用のキャパシタ２と、基本クロックφ□および
φ２でそれぞれ開閉する２つのトランスファゲート３お
よび４とから成る。この回路の動作は以下のとおシであ
る。まず、リセット操作にょシノード５に電荷が供給さ
れ、キャパシタ１が充電される。このときのノード５の
電位を■。とする。基本クロックφ□およびφ２は互い
に周波数が等しく位相が反転したクロックで、トランス
ファゲート３および４は一方が開くと他方が閉じる関係
にある。トランスファゲート４が開くとキャパシタｌに
蓄積されていた電荷の一部がキャパシタ２に移る。この
ときのノード５の電位を■、とすれば、下記式（１）が
成立し、この（１）式から式（２）が導ひける。
回路を第１図に示す。このタイマ回路は容量がＣ８であ
る電荷蓄積用のキャパシタ１と、容量が０１である電荷
くみ出し用のキャパシタ２と、基本クロックφ□および
φ２でそれぞれ開閉する２つのトランスファゲート３お
よび４とから成る。この回路の動作は以下のとおシであ
る。まず、リセット操作にょシノード５に電荷が供給さ
れ、キャパシタ１が充電される。このときのノード５の
電位を■。とする。基本クロックφ□およびφ２は互い
に周波数が等しく位相が反転したクロックで、トランス
ファゲート３および４は一方が開くと他方が閉じる関係
にある。トランスファゲート４が開くとキャパシタｌに
蓄積されていた電荷の一部がキャパシタ２に移る。この
ときのノード５の電位を■、とすれば、下記式（１）が
成立し、この（１）式から式（２）が導ひける。
ＣｏＶｏ−Ｃｏ■、十Ｃ１■、（１）
■、＝（Ｃｏ／（Ｃ□十〇ｏ））■ｏ（２）続いてトラ
ンス７アゲート４が閉じると、トランスファゲート３が
開き、キャパシタ２に蓄積されていた電荷が放電される
。以上の動作を基本クロックφ１およびφ２の周期で繰
り返し、キャパシタ１に蓄積されていた電荷が徐々に放
電される。
ンス７アゲート４が閉じると、トランスファゲート３が
開き、キャパシタ２に蓄積されていた電荷が放電される
。以上の動作を基本クロックφ１およびφ２の周期で繰
り返し、キャパシタ１に蓄積されていた電荷が徐々に放
電される。
基本クロックφ□およびφ２の周期をＴとし、時間１＝
０においてリセットされた場合のノード５の電位Ｖ（ｔ
）は式（３）であられされる。
０においてリセットされた場合のノード５の電位Ｖ（ｔ
）は式（３）であられされる。
Ｖ（ｔ）−（ＣＯ／（Ｃ□十〇。））ＴＶ。 （３）コ
（１）／ −）” ５ （７）ｉＥ位Ｖ（ｔ）が一定値
以下になるまでの時間をタイマ動作に利用する。
（１）／ −）” ５ （７）ｉＥ位Ｖ（ｔ）が一定値
以下になるまでの時間をタイマ動作に利用する。
しかしながら上述のタイマ回路においては、式（３）に
示されるようにノード５の電位ｖ（ｇは時間についての
指数関数で減少するため、基本クロックの周期Ｔに比べ
て十分時間の長いタイマを構成する場合には、容量比Ｃ
８／ＣＩ’に非常に大さくとる必要がある。このためＬ
ＳＩのウェハ内でキャパシタが大ぎな面積を必要とする
欠点があった。
示されるようにノード５の電位ｖ（ｇは時間についての
指数関数で減少するため、基本クロックの周期Ｔに比べ
て十分時間の長いタイマを構成する場合には、容量比Ｃ
８／ＣＩ’に非常に大さくとる必要がある。このためＬ
ＳＩのウェハ内でキャパシタが大ぎな面積を必要とする
欠点があった。
そこで本発明は、容量比Ｃ８／Ｃ□をできるだけ小さく
し、しかも基本クロックの周期Ｔに比べて十分時間を長
くとれるタイマ回路を提供することを目的とする。
し、しかも基本クロックの周期Ｔに比べて十分時間を長
くとれるタイマ回路を提供することを目的とする。
本発明の特徴は、タイマ回路において、電荷くみ出し用
のキャパシタに加わる電圧を、電荷蓄積用のキャパシタ
に加わる電圧よシ常に小さくなるように調節することと
したため、両キャパシタの容量比が小さくても一回の電
荷くみ出し量を小さくすることができ、基本クロックの
周期Ｔに比べて十分長い時間をとれるようにした点にあ
る。
のキャパシタに加わる電圧を、電荷蓄積用のキャパシタ
に加わる電圧よシ常に小さくなるように調節することと
したため、両キャパシタの容量比が小さくても一回の電
荷くみ出し量を小さくすることができ、基本クロックの
周期Ｔに比べて十分長い時間をとれるようにした点にあ
る。
第２図に本発明に係るタイマ回路の一実施例を示す。こ
こで第１図と同一構成要素には同一符号を付し説明を省
略する。Ｐ型ｂＤｓ ）ランジスタロは電源Ｖ。０とノ
ード５との間に挿入されたリセットスイッチとしての機
能を果たすトランジスタである。電荷くみ出し用キャパ
シタ２の接地側端子はコンダクタンスｇｍの小さいＮ型
（４）Ｓトランジスタ７ｔ−介して接地さｎる。また、
キャパシタ２の接地側端子とトランスファゲート３の出
力側とが接続される。ノード５とノード８との間に挿入
された回路はノード８の電位を調整する回路で、インバ
ータ９、Ｐ型ＭＯＳトランジスタ１０、およびＮ型ＭＯ
８）ランジスタ１１とから構成される、トランジスタ１
１にはバックバイアス効果の小さいトランジスタを用い
る。
こで第１図と同一構成要素には同一符号を付し説明を省
略する。Ｐ型ｂＤｓ ）ランジスタロは電源Ｖ。０とノ
ード５との間に挿入されたリセットスイッチとしての機
能を果たすトランジスタである。電荷くみ出し用キャパ
シタ２の接地側端子はコンダクタンスｇｍの小さいＮ型
（４）Ｓトランジスタ７ｔ−介して接地さｎる。また、
キャパシタ２の接地側端子とトランスファゲート３の出
力側とが接続される。ノード５とノード８との間に挿入
された回路はノード８の電位を調整する回路で、インバ
ータ９、Ｐ型ＭＯＳトランジスタ１０、およびＮ型ＭＯ
８）ランジスタ１１とから構成される、トランジスタ１
１にはバックバイアス効果の小さいトランジスタを用い
る。
トランジスタ６０ゲートに信号を与え、回路をリセット
するとキャパシタ１に電荷が蓄積される。
するとキャパシタ１に電荷が蓄積される。
このときのノード５の電位を■。とする。トランスファ
ゲート４が開くとキャパシタ１に蓄積されていた電荷の
一部がキャパシタ２に移る。このとぎトランジスタ７の
コンダクタンスｇｌｎが小さいため、ノード８の電位は
接地レベルよりかなりバイアスされておυ、キャパシタ
２に加わる電圧はキャパシタ１に加わる電圧よりかなシ
小さくなる。
ゲート４が開くとキャパシタ１に蓄積されていた電荷の
一部がキャパシタ２に移る。このとぎトランジスタ７の
コンダクタンスｇｌｎが小さいため、ノード８の電位は
接地レベルよりかなりバイアスされておυ、キャパシタ
２に加わる電圧はキャパシタ１に加わる電圧よりかなシ
小さくなる。
このときのノード５の電位を■□とすｎば、■１の値は
近似的に式（４）で与えられる。
近似的に式（４）で与えられる。
ここで、ｇｍｌはトランジスタ７のコンダクタンス、ｇ
ｍ２はトランジスタ１１のコンダクタンス、Ｋはトラン
ジスタ１１のバックバイアス効果係数である。
ｍ２はトランジスタ１１のコンダクタンス、Ｋはトラン
ジスタ１１のバックバイアス効果係数である。
ｇｍ２に比べてｇｍｌを小さくと九ば、トランジスタ１
１はバックバイアス効果の小さいトランジスタであるた
めに；０．２程度と小さくなシ、■ｏと■１との差を小
さくすることができる。続いてトランスファゲート４が
閉じると、トランスファゲート３が開き、キャパシタ２
に蓄積されていた電荷が放電される。以上の動作を基本
クロックφ１およびφ２の周期で繰シ返し、キャパシタ
１に蓄積されていた電荷が徐々に放電される。ノード８
の電位はノード５の電位の低下に応じて自動的に低下す
るよう調節され、キャパシタ２に加わる電圧が常にキャ
パシタ１に加わる電圧より小さくなるよう保たれる。ノ
ード５の電位は式（４）よシはぼ線形に減少してゆくこ
とになる。ノード１２の電位に着目すると、トランジス
タ１０が０．Ｎであればほぼ■ｃｃと等しくなシ、０Ｆ
Ｆ１７ＣなればＯＶとなる。トランジスタ１０の０Ｎ１
０ＦＦはインバータ９を介してノード５の電位によって
制御されるため、結局ノード１２の電位を検出すること
によってタイマとしての機能が得られる。ノード１２の
電位は５■か０■かのどちらかの値をとるので検出は容
易である。
１はバックバイアス効果の小さいトランジスタであるた
めに；０．２程度と小さくなシ、■ｏと■１との差を小
さくすることができる。続いてトランスファゲート４が
閉じると、トランスファゲート３が開き、キャパシタ２
に蓄積されていた電荷が放電される。以上の動作を基本
クロックφ１およびφ２の周期で繰シ返し、キャパシタ
１に蓄積されていた電荷が徐々に放電される。ノード８
の電位はノード５の電位の低下に応じて自動的に低下す
るよう調節され、キャパシタ２に加わる電圧が常にキャ
パシタ１に加わる電圧より小さくなるよう保たれる。ノ
ード５の電位は式（４）よシはぼ線形に減少してゆくこ
とになる。ノード１２の電位に着目すると、トランジス
タ１０が０．Ｎであればほぼ■ｃｃと等しくなシ、０Ｆ
Ｆ１７ＣなればＯＶとなる。トランジスタ１０の０Ｎ１
０ＦＦはインバータ９を介してノード５の電位によって
制御されるため、結局ノード１２の電位を検出すること
によってタイマとしての機能が得られる。ノード１２の
電位は５■か０■かのどちらかの値をとるので検出は容
易である。
以上の実施例に具体的な数字をあてはめてその効果を示
す。時刻を二〇においてリセットし、その時のノード５
の電圧を■。＝５Ｖ とする。また、トランジスタ７の
コンダクタンスｇｍ１に比べてトランジスタ１１のコン
ダクタンスｇｍ２を太ぎくとム式（５）で表わされるＡ
をＡ＝０．１とする。更に、トランジスタ１１にはバッ
クバイアス効果の小さいトランジスタを用いているので
、バックバイアス効果係数に二〇、２とする。以上の数
字を用いてノード５の電位ｖ（ｇを表わすと、式（４）
から式（６）が導ひける。
す。時刻を二〇においてリセットし、その時のノード５
の電圧を■。＝５Ｖ とする。また、トランジスタ７の
コンダクタンスｇｍ１に比べてトランジスタ１１のコン
ダクタンスｇｍ２を太ぎくとム式（５）で表わされるＡ
をＡ＝０．１とする。更に、トランジスタ１１にはバッ
クバイアス効果の小さいトランジスタを用いているので
、バックバイアス効果係数に二〇、２とする。以上の数
字を用いてノード５の電位ｖ（ｇを表わすと、式（４）
から式（６）が導ひける。
このように■（４）は時間ｔに対して線形に減少し、し
かも０．５の係数がかかるため、同じ容量比Ｃ，／Ｃｏ
を用いた場合でも従来よシ１０倍程度長い時間のタイ
マを作ることができる。
かも０．５の係数がかかるため、同じ容量比Ｃ，／Ｃｏ
を用いた場合でも従来よシ１０倍程度長い時間のタイ
マを作ることができる。
第３図に本発明に係るタイマ回路の別な一実施例を示す
。本実施例は本発明に係るタイマ回路を２組用いている
。それぞれのタイマ回路において、第２図に対応する構
成要素については、同一符号にそれぞれ′および１１を
付して示し、説明を省略する。リセット回路１３は本回
路全体をリセットスるのに用いられる。互いに相手方の
タイマ回路の出力をそれぞれのリセット入力としている
ため、本回路全体がリセットされた後は、出力１および
出力２は互いに位相が反転し、タイマ回路で設定された
周期をもつ矩形波となる。この周期は基本クロックφ、
およびφ２の周期Ｔに比べてきわめて長く（例えば１０
００倍）とることが可能である。
。本実施例は本発明に係るタイマ回路を２組用いている
。それぞれのタイマ回路において、第２図に対応する構
成要素については、同一符号にそれぞれ′および１１を
付して示し、説明を省略する。リセット回路１３は本回
路全体をリセットスるのに用いられる。互いに相手方の
タイマ回路の出力をそれぞれのリセット入力としている
ため、本回路全体がリセットされた後は、出力１および
出力２は互いに位相が反転し、タイマ回路で設定された
周期をもつ矩形波となる。この周期は基本クロックφ、
およびφ２の周期Ｔに比べてきわめて長く（例えば１０
００倍）とることが可能である。
以上のとおり本発明によれば、タイマ回路の電荷くみ出
し用のキャパシタに加わる電圧を、亀荷蓄積用のキャパ
シタに加わる′電圧よシ常に小さくなるように調節する
こととしたため、基本クロックの周期Ｔに比べて十分長
い時間をとる場合にも、両キャパシタの占有面積を小さ
くすることができる。
し用のキャパシタに加わる電圧を、亀荷蓄積用のキャパ
シタに加わる′電圧よシ常に小さくなるように調節する
こととしたため、基本クロックの周期Ｔに比べて十分長
い時間をとる場合にも、両キャパシタの占有面積を小さ
くすることができる。
第１図は従来技術に係るスイッチト・キャパシタを用い
たタイマ回路の回路図、第２図は本発明に係るタイマ回
路の一実施例の回路図、第３図は本発明に係るタイマ回
路の別な一実施例の回路図である。 １・・・電荷蓄積用キャパシタ、２・・・′電荷くみ出
し用キャパシタ、３，４・・・トランスファゲート、５
・・・ノード、６・・・Ｐ型ＭＯＳトランジスタ、７・
・・Ｎ型ＭＯＳトランジスタ、８・・・ノード、９・・
・インバーター１０・・・Ｐ型ＭＯＳトランジスタ、１
１・・・Ｎ型ＭＯ３）ランジスタ、１２・・・ノード、
１３・・・リセット回路。 出願人代理人 猪 股 消 朽 １ 閉 も２ 図 ６３ 図 ３
たタイマ回路の回路図、第２図は本発明に係るタイマ回
路の一実施例の回路図、第３図は本発明に係るタイマ回
路の別な一実施例の回路図である。 １・・・電荷蓄積用キャパシタ、２・・・′電荷くみ出
し用キャパシタ、３，４・・・トランスファゲート、５
・・・ノード、６・・・Ｐ型ＭＯＳトランジスタ、７・
・・Ｎ型ＭＯＳトランジスタ、８・・・ノード、９・・
・インバーター１０・・・Ｐ型ＭＯＳトランジスタ、１
１・・・Ｎ型ＭＯ３）ランジスタ、１２・・・ノード、
１３・・・リセット回路。 出願人代理人 猪 股 消 朽 １ 閉 も２ 図 ６３ 図 ３
Claims (1)
- 【特許請求の範囲】 １、電荷蓄積用のキャパシタと、電荷くみ出し用のキャ
パシタと、前記両キャパシタの電荷供給側端子間に接続
され前記電荷蓄積用のキャパシタに蓄積されている電荷
の一部を周期的に前記電荷くみ出し用のキャパシタに転
送する第１のトランスファゲートと、前記電荷くみ出し
用のキャパシタの電荷供給側端子に接続され前記電荷く
み出し用のキャパシタに蓄積された電荷を周期的に放電
させる第２のトランスファゲートと、をそなえたタイマ
回路におい℃、 前記電荷蓄積用のキャパシタに加わる電圧よシ、前記電
荷くみ出し用のキャパシタに加わる電圧が常に小さくな
るように調節する調節回路を設けたことを特徴とするタ
イマ回路。 ２、調節回路が、電荷くみ出し用のキャパシタの接地側
端子と接地点との間に接続され前記接地側端子の電位を
接地レベルより高める機能を果たすトランジスタと、前
記接地側端子と電荷蓄積用のキャパシタの電荷供給側端
子との間に接続され前記接地側端子の電位を前記電荷供
給側端子の電位に応じて調節する機能を果たす回路と、
を有することを特徴とする特許請求の範囲第１項記載の
タイマ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079655A JPS60223321A (ja) | 1984-04-20 | 1984-04-20 | タイマ回路 |
| KR1019850002368A KR900008409B1 (ko) | 1984-04-20 | 1985-04-09 | 타이머회로 |
| US06/724,417 US4728829A (en) | 1984-04-20 | 1985-04-18 | Timer circuit |
| DE8585104789T DE3582818D1 (de) | 1984-04-20 | 1985-04-19 | Zeitgeberschaltung. |
| EP85104789A EP0159047B1 (en) | 1984-04-20 | 1985-04-19 | Timer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079655A JPS60223321A (ja) | 1984-04-20 | 1984-04-20 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60223321A true JPS60223321A (ja) | 1985-11-07 |
Family
ID=13696148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079655A Pending JPS60223321A (ja) | 1984-04-20 | 1984-04-20 | タイマ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4728829A (ja) |
| EP (1) | EP0159047B1 (ja) |
| JP (1) | JPS60223321A (ja) |
| KR (1) | KR900008409B1 (ja) |
| DE (1) | DE3582818D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159206A (en) * | 1990-07-31 | 1992-10-27 | Tsay Ching Yuh | Power up reset circuit |
| WO1995013656A1 (en) * | 1993-11-09 | 1995-05-18 | Motorola Inc. | Circuit and method for generating a delayed output signal |
| US6438032B1 (en) * | 2001-03-27 | 2002-08-20 | Micron Telecommunications, Inc. | Non-volatile memory with peak current noise reduction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147947A (en) * | 1975-06-13 | 1976-12-18 | Matsushita Electric Ind Co Ltd | Step wave generator |
| US4004163A (en) * | 1976-03-11 | 1977-01-18 | Rockwell International Corporation | Time delay, charge, transfer circuit |
| JPS59123320A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | タイマ回路 |
-
1984
- 1984-04-20 JP JP59079655A patent/JPS60223321A/ja active Pending
-
1985
- 1985-04-09 KR KR1019850002368A patent/KR900008409B1/ko not_active IP Right Cessation
- 1985-04-18 US US06/724,417 patent/US4728829A/en not_active Expired - Lifetime
- 1985-04-19 DE DE8585104789T patent/DE3582818D1/de not_active Expired - Lifetime
- 1985-04-19 EP EP85104789A patent/EP0159047B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0159047A2 (en) | 1985-10-23 |
| KR900008409B1 (ko) | 1990-11-20 |
| US4728829A (en) | 1988-03-01 |
| DE3582818D1 (de) | 1991-06-20 |
| EP0159047B1 (en) | 1991-05-15 |
| EP0159047A3 (en) | 1988-04-20 |
| KR850008257A (ko) | 1985-12-13 |
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