JPH03113656A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に接続して使用する半導体記憶
装置に関し、特に半導体記憶装置の記憶データの偽造、
数置を防止できる半導体記憶装置を提案するものである
。

〔従来の技術〕

第３図は従来の半導体記憶装置のブロック図である。こ
の半導体記憶装置は図示しないデータ処理装置に接続し
て使用される。そのためデータ処理装置と接続すべき電
源入力線９．コントロールバス１１．アドレスバス１２
及びデータバス１３を備えている。電源入力線９は入力
抵抗８を介して接地されており、外部プルアップ抵抗７
ａを介してコントロールバス１１と接続される。また電
源入力線９は、入力電圧が所定値に達すると導通して電
源入力線９の電圧を出力する電源制御回路２を介して内
部電源線ｌＯと接続される。内部電源線１０は、内部プ
ルアップ抵抗７ｂを介してスタチックＲＡＭからなる半
導体メモリ１のコントロール端子ＣＴと、半導体メモリ
ｌの電源端子■と、逆充電防止グイオ−ド６のカソード
とに接続される。逆充電防止ダイオード６のアノードは
制限抵抗５を介して電池からなる内部電源４の正極と接
続される。内部電源４の負極は接地される。前記コント
ロールバスＩＩはゲート回路３の入力側と接続され、そ
の出力側は半導体メモリｌのコントロール端子ＣＴと接
続される。アドレスバス１２及びデータバス１３は、半
導体メモリ１のアドレス端子ＡＤ及びデータ端子ＤＴと
各別に接続される。電源制御回路２のバックアップ保持
信号１４はゲート回路３のゲート端子へ与えられる。

次にこの半導体記憶装置の動作を説明する。図示しない
データ処理装置に半導体記憶装置を接続して、電源人力
線９の電圧が所定値に達すると、電源制御回路２が動作
して電源入力線９の電圧を内部電源線１０に供給し、ま
た電源制御回路２はＩ］レベルのバックアップ保持信号
１４をゲート回路３のゲート端子に与える。これにより
ゲート回路３が導通して、コントロールバス１１が半導
体メモリ１と接続される。そして図示しないデータ処理
装置はコントロールバス１１及ヒアドレスバス１２ヲ介
して与えられるコントロール信号及びアドレス信号によ
り、データバス１３を介して半導体メモリＩのデータの
読出し、書込みが可能になる。

ところで、データ処理装置から半導体記憶装置を切離し
た場合あるいは電源入力線９の電圧が所定値に達してい
ない場合は、電源制御回路２は不動作になり、電源入力
線９の電圧が内部電源線１０へ供給されるのを遮断する
。そして内部電源線１０には内部電源４の電圧が供給さ
れる。また電源制御回路２が不動作になったことにより
バックアップ保持信号１４がＬレベルになり、ゲート回
路３は非導通になる。そのため、このような状態では半
導体メモリ１のコントロール端子ＣＴが、内部プルアッ
プ抵抗７ｂを介して内部電源４の電圧でプルアップされ
て、半導体メモリ１の記憶データが保持される。なお、
ゲート回路３の入力側は、外部プルアップ抵抗７ａ及び
入力抵抗８を介してプルダウンする。

このようにして、従来の半導体記憶装置は電源入力線９
の電圧が所定値に達した場合には、データ処理装置は、
コントロールバス１１、アドレスバス１２及びデータバ
ス１３を介して半導体メモリ１をアクセスすることが可
能になる。

なお、逆充電防止ダイオード６は電源入力線９から内部
電源線１０に供給された電圧が内部電源４に供給される
のを阻止する。また制限抵抗５は逆充電防止ダイオード
６が整流作用を失ったときに流れる電流を制限する。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は、電源入力線９の電圧が所定値
に達している場合には、データ処理装置がコントロール
バス１１、アドレスバス１２及びデータバス１３を用い
て、容易に半導体メモリ１をアクセスできる。それ故、
半導体メモリ１の記憶データの偽造又は改憲が簡単にな
し得るという問題がある。

本発明は斯かる問題に鑑み、電源入力線の電圧が所定値
に達していても半導体メモリをアクセスし得す、半導体
メモリ１の記憶データの偽造又は改憲ができない半導体
記憶装置を提供することを目的とする。

（課題を解決するための手段） 本発明に係る半導体記憶装置は、予め定めた秘密コード
を記憶する秘密コード記憶回路と、その秘密コードとデ
ータ処理装置からの暗証コードとを比較するデジタルコ
ンパレータとを設けて、秘密コードと暗証コードとが一
致した場合に、コントロールバスに介装しているゲート
回路を導通させてデータ処理装置による半導体メモリの
アクセスを可能に構成する。

（作用〕 半導体メモリはゲート回路を介してコントロールバスと
接続される。秘密コード記憶回路は、予め定めた秘密コ
ードを記憶する。デジタルコンパレータは、秘密コード
記憶回路の秘密コードとデータ処理装置からの暗証コー
ドとを比較して、致している場合にゲート回路を導通さ
せる。ゲート回路が導通すると、データ処理装置による
半導体メモリのアクセスが可能になる。

これにより、秘密コードと暗証コードとが一致した場合
のみ半導体メモリをアクセスできる。

〔実施例〕

以下本発明をその実施例を示す図面により詳述する。

第１図は本発明に係る半導体記憶装置のブロック図であ
る。この半導体記憶装置は図示しないデータ処理装置に
接続して使用される。そのためデータ処理装置と接続す
べき電源入力線９．コントロールバス１１．　アドレス
バス１２及びデータバス１３を備えている。電源入力線
９は入力抵抗８を介して接地されており、外部プルアッ
プ抵抗７ａを介してコントロールバス１１と接続される
。また電源入力線９は、その電圧が所定値に達すると導
通して電源入力線９の電圧を出力する電源制御回路２を
介して内部電源線ｌＯと接続される。内部電源線１０は
、内部プルアップ抵抗７ｂを介してスタチックＲＡＭか
らなる半導体メモリｌのコントロール端子ＣＴと、半導
体メモリ１の電源端子■と、逆充電防止ダイオード６の
カソードとに接続される。逆充電防止ダイオード６のア
ノードは制限抵抗５を介して電池からなる内部電源４の
正極と接続される。内部電源４の負極は接地される。前
記コントロールバス１１はゲート回路３の入力側と接続
され、その出力側は半導体メモリ１のコントロール端子
ＣＴと接続される。アドレスバス１２及びデータバス１
３は、半導体メモリｌのアドレス端子へ〇及びデータ端
子ＤＴと各別に接続される。電源制御回路２のバックア
ップ保持信号１４はＡＮＤ回路１９の一方の入力端子１
９ａへ入力される。ＡＮＤ回路１９の出力はゲート回路
３のゲート端子に入力される。コントロールバス１１の
ライトイネーブル信号２０は、ワンパルス通過ゲート回
路１６へ与えられ、その出力２１はワンパルス通過ゲー
ト回路１６のＤ端子り及びデジタルコンパレータ１５の
トリガ端子Ｔへ与えられる。

デジタルコンパレータ１５のデータ端子Ｂには、アドレ
スバス１２及びデータバス１３を介して図示しないデー
タ処理装置が記憶している暗証コードが入力され、また
、データ端子Ａには、不揮発性メモリからなる秘密コー
ド記憶回路１７に予め記憶させている秘密コード２２が
与えられる。イネーブル端子Ｅは出力端子ＯＵと前記Ａ
ＮＤ回路１９の他方の入力端子１９ｂと接続され、また
プルダウン抵抗１８を介して接地される。

前記ワンパルス通過ゲート回路１６は、その出力側の１
パルスの立上り時点でゲートを閉じる動作をする。デジ
タルコンパレータ１５は、トリガ端子Ｔに与えられたパ
ルスの立上り時点でデータ端子Ｂに与えられた信号をラ
ッチし、データ端子ＢとＡとに与えられた信号、つまり
暗証コード２３と秘密コード２２とを比較し、それらが
一致している場合には、出力端子ＯυをＨレベルに、不
一致である場合にはＬレベルにするよう動作する。

次にこのように構成した半導体記憶装置の動作を第２図
とともに説明する。第２図は暗証コードをラッチするタ
イミングを示すタイミングチャートである。

先ず、デジタルコンパレータ１５及びワンパルス通過ゲ
ート回路１６の動作を説明する。アドレスバス１２及び
データバス１３によりデジタルコンパレータ１５のデー
タ端子Ｂに与えられた第２図（ａ）、　（ｂ）に示すデ
ータは、そのトリガ端子Ｔに、ワンパルス通過ゲート回
路１６を介して与えられた第２図（Ｃ）に示すライトイ
ネーブル信号２０の立上り時点でデジタルコンパレータ
１５がラッチする。そしてラッチしたデータからなる暗
証コードと、データ端子Ａに与えられた秘密コード２２
とを比較し、それらが一致していれば出力端子ＯＵをＨ
レベルにする。このＨレベルの信号はイネーブル端子已
に与えられて、その後にデータ端子Ｂに信号が与えられ
てもそれをラッチしない。

ワンパルス通過ゲート回路１６は、その出力パルスの立
上り時点でそのゲートを閉じ、その後にワンパルス通過
ゲート回路１６にパルスが与えられてもそのパルスを出
力しない。

またアドレス信号を第２図（ａ）に示すようにへ〇〜へ
〇とし、データ信号を第２図（ハ）に示すようにＤ０〜
Ｄいとすると、暗証コード２３はＡ０〜Ａ。

＋Ｄ、〜Ｄ１の信号数になる。そして、例えばアドレス
信号をＡ０〜ＡＩｑとし、データ信号をＤ０〜Ｄ７とす
ると、アドレスバス１２の信号数は２０、データバス１
３の信号数は８となり、総信号数は２８となる。したが
って、秘密コード記憶回路１７には、予め定める秘密コ
ードを２８ビツトのコード列で記憶しておく。

ここでデータ処理装置に半導体記憶装置を接続して、電
源入力線９の電圧が所定値に達すると、電源制御回路２
が動作して、電源入力線９の電圧を内部電源線１０へ供
給する。またバックアップ保持信号１４がＨレベルにな
りＡＮＤ回路１９の入力端子１９ａへ与えられる。この
ときにはデジタルコンパレータ１５の出力端子００はＬ
レベルにあり、ＡＮＤ回Ｈ１９の入力端子１９ｂがＬレ
ベルになっていて、ＡＮＤ回路１９の論理が不成立にな
りゲート回路３は不導通状態になる。

それ故、データ処理装置からコントロールバス１１を介
して半導体メモリ１をアクセスすることはできない。

しかして、デジタルコンパレータ１５のデータ端子Ａに
は、秘密コード記憶回路１７から２８ビツトの秘密コー
ド２２が与えられている状態にある。ここでデータ処理
装置は、この秘密コード２２に対応していて保持してい
る暗証コードを、アドレスバス１２とデータバス１３と
を介して半導体メモリ１へ疑似的にデータ書き込み動作
をする。このようなデータ書き込み動作を行うと、ライ
トイネーブル信号２０には１発のパルスが発生する。こ
のパルスはワンパルス通過ゲート回路１６を介してデジ
タルコンパレータ１５のトリガ端子Ｔに与えられる。そ
れによりデジタルコンパレータ１５は、そのデータ端子
Ｂに与えられている疑似的な暗証コードを、第２図に示
すようにトリガ端子Ｔに与えられたパルスの立上り時点
でラッチする。

即ち、データ処理装置は、それに半導体記憶装置を接続
すると、秘密コード２２に相当する暗証コードをアドレ
スバス１２及びデータバス１３を介して疑似的なデータ
書き込み動作をすることになる。

そのような書き込み動作が行われると、デジタルコンパ
レータ１５はそれに与えられた秘密コードと暗証コード
とを比較し、それらが一致している場合は出力端子ＯＵ
をＨレベルにする。そうするとＡＮＤ回路１９の入力端
子１９ｂがＨレベルになり、入力端子１９ａは既にＨレ
ベルになっているからＡＮＤ回路１９の論理が成立する
。そしてＡＮＤ回路１９の出力がゲート回路３に与えら
れて、ゲート回路３は導通して、コントロールバス１１
を介してデータ処理装置は、半導体メモリ１をアクセス
することが可能になる。若し、秘密コード２２と暗証コ
ード２３とが不一致であればデジタルコンパレータ１５
の出力端子ＯＵはＬレベルを保持し、よってＡＮＤ回路
１９の論理が成立せずゲート回路３は非導通になって、
データ処理装置は半導体メモリ１をアクセスすることが
できない。

このようにして、秘密コード記憶回路１７に予め記憶し
ている秘密コードに対応する暗証コードを保持シないデ
ータ処理装置では、デジタルコンパレータ１５の出力端
子０［１；ｆ：Ｈレベルにすることはできない。そして
、秘密コードが２８ビツトである場合には、暗証コード
２３の組合せコードは２２ｅ種類存在するから、秘密コ
ード記憶回路１７に記憶しているコードを、保持しない
データ処理装置を用いて少ない回数の疑イ以的な書き込
み動作で秘密コードに一致させることは殆ど不可能であ
る。

したがって、本発明の半導体記１！装置は、秘密コード
に相当する暗証コードを保持しているデータ処理装置に
より、ゲート回路３を導通させて半導体メモリ１をアク
セスでき、それ以外の別のデータ処理装置により半導体
メモリｌをアクセスし得ないから、半導体メモリの記憶
データの偽造又は数置を未然に防ぎ得ることになる。

なお、電源入力線９の電圧が所定値に達しない場合、あ
るいはデータ処理装置に半導体記憶装置を接続していな
い場合は、従来の半導体記憶装置と同様にバックアップ
保持信号１４がＬレベルになり、ＡＮＤ回路１９の論理
が不成立になってゲート回路３が非導通になって半導体
メモリ１のアクセスは不可能になる。

また、前記秘密コードに相当する暗証データはデータ処
理装置の制御プログラム中に組込むことができるので、
他のデータ処理装置を用いて盗用することは不可能であ
り、一方、半導体記憶装置の秘密データは、秘密データ
記憶回路に記憶させているので、半導体記憶装置の外部
から盗用することも不可能である。

そして本実施例では半導体メモリ１にスタチックＲＡＭ
を用いたが、他の不揮発性メモリを用いてもよい。その
場合には、内部電源線ｌＯに電圧を供給する内部電源４
、制限抵抗５及び逆充電防止ダイオード６が不要となり
、回路を簡素化できる。

また秘密コード記憶回路１７には不揮発性メモリを用い
たが、スイッチによる切換手段で構成してもよい。更に
、秘密コードの秘密を確保するために、秘密コード記憶
回路１７をデジタルコンパレータ１５に内蔵させるよう
にしてもよい。

〔発明の効果〕

以上詳述したように本発明の半導体記憶装置は秘密コー
ドと、アドレスバス及びデータバスを用いて与えられる
暗証コードとを比較するデジタルコンパレータにより、
両コードが一致している場合に限り半導体メモリをアク
セス可能にしたから、暗証コードを与えるための特別の
バスを用いずに安価に半導体メモリのアクセスを可能、
不可能にできる。したがって、半導体メモリを特定のデ
ータ処理装置以外のデータ処理装置を用いてアクセスし
得す、半導体メモリの記憶データの偽造又は数置を防止
できる半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置のブロック図、第
２図は暗証コードをラッチするタイミングを示すタイミ
ングチャート、第３図は従来の半導体記憶装置のブロッ
ク図である。 １・・・半導体メモリ　２・・・電源制御回路３・・・
ゲート回路　４・・・内部電源　１５・・・デジタルコ
ンパレータ　１６・・・ワンパルス通過ゲート回路１７
・・・秘密コード記憶回路　１９・・・へＮＯ回路なお
、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）アドレスバス及びデータバスと接続されている半
   導体メモリ、該半導体メモリのアクセス可否を制御する
   コントロールバス及び該コントロールバスに設けたゲー
   ト回路を内蔵しており、データ処理装置に接続して使用
   する半導体記憶装置において、 秘密コードを格納すべき秘密コード記憶回路及び前記デ
   ータ処理装置から前記アドレスバスとデータバスとを用
   いて与えられる暗証コードと、前記秘密コードとを比較
   するデジタルコンパレータを備え、前記秘密コードと暗
   証コードとが一致した場合に、前記デジタルコンパレー
   タの出力により前記ゲート回路を導通させて、データ処
   理装置による半導体メモリのアクセスを可能に構成して
   あることを特徴とする半導体記憶装置。