JPS63279341A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPS63279341A JPS63279341A JP62115205A JP11520587A JPS63279341A JP S63279341 A JPS63279341 A JP S63279341A JP 62115205 A JP62115205 A JP 62115205A JP 11520587 A JP11520587 A JP 11520587A JP S63279341 A JPS63279341 A JP S63279341A
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- JP
- Japan
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- signal
- code
- address
- input
- memory cell
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- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ集積回路に関する。
従来のメモリ集積回路は、メモリセル部をアクセスする
ことに対する保護を含んでおらず、暗証コードを知らな
い第三者といえどもメモリセル部を自由に読み書きする
ことができるように構成されている。
ことに対する保護を含んでおらず、暗証コードを知らな
い第三者といえどもメモリセル部を自由に読み書きする
ことができるように構成されている。
上述した従来のメモリ集積回路は、簡単にメモリセル部
の内容をコピーさせてしまうため、開発工数が零で同じ
機能を有する装置やソフトウェアのコピー品が安い価格
で販売されてしまい市場が荒されたりするという問題点
があった。
の内容をコピーさせてしまうため、開発工数が零で同じ
機能を有する装置やソフトウェアのコピー品が安い価格
で販売されてしまい市場が荒されたりするという問題点
があった。
上述した従来のメモリに対し、本発明は作成者のみが知
っているＩＤコードをチェックすることにより、メモリ
アクセスしようとしている者が第三者であるか否かを確
認し、ＩＤコードが不一致の場合にはアクセスを禁止す
る機能を有する独創的内容を有する。
っているＩＤコードをチェックすることにより、メモリ
アクセスしようとしている者が第三者であるか否かを確
認し、ＩＤコードが不一致の場合にはアクセスを禁止す
る機能を有する独創的内容を有する。
本発明のメモリ集積回路は、暗証コードを予め登録して
おくためのＩＤコードレジスタと、入力されたＩＤコー
ドと前記暗証コードとを比較する比較器と、 該比較の結果により一致することがわがっなときにのみ
アドレス信号を解読するアドレスデコーダ とを含み、前記解読の結果により指定されるメモリセル
部の番地がアクセスされるようにしたことを特徴とする
。
おくためのＩＤコードレジスタと、入力されたＩＤコー
ドと前記暗証コードとを比較する比較器と、 該比較の結果により一致することがわがっなときにのみ
アドレス信号を解読するアドレスデコーダ とを含み、前記解読の結果により指定されるメモリセル
部の番地がアクセスされるようにしたことを特徴とする
。
次に本発明につき図面を参照しながら説明する。
第１図は本発明の一実施例を示す半導体メモリチップの
ブロック図であり、メモリセル部２と、アドレスデコー
ダ３と、コマンドデコーダ７と、ＩＤコードレジスター
０と、比較器１２と、出力禁止回路１５とで構成されて
いる。
ブロック図であり、メモリセル部２と、アドレスデコー
ダ３と、コマンドデコーダ７と、ＩＤコードレジスター
０と、比較器１２と、出力禁止回路１５とで構成されて
いる。
コマンドデコーダ７はチップセレクト信号が入力すると
活性化され、制御信号８がデータ入力信号５はコマンド
であることを指定しているときにデータ入力信号５を解
読して制御信号９を出力する。
活性化され、制御信号８がデータ入力信号５はコマンド
であることを指定しているときにデータ入力信号５を解
読して制御信号９を出力する。
ＩＤコードレジスタ１０は、制御信号９により、データ
入力信号が暗証コードとして書込まれ、また、読出され
る。
入力信号が暗証コードとして書込まれ、また、読出され
る。
比較器１２は、ＩＤコードレジスタ１０から読出された
ＩＤコード信号１１とデータ入力信号５とを比較し、そ
の結果を制御信号１３としてアドレスデコーダ３に出力
する。
ＩＤコード信号１１とデータ入力信号５とを比較し、そ
の結果を制御信号１３としてアドレスデコーダ３に出力
する。
アドレスデコーダ３は、制御信号１３が比較の結果が一
致を示しており、かつ制御信号９が制御信号８はコマン
ドを指定していないときにのみ、アドレス信号４を解読
してその結果をメモリセル部２に出力する。メモリセル
部２は、アドレスデコーダ３の出力によってアクセスさ
れ、指定された番地の内容が続出されたり、またデータ
入力信号５が書込まれ、この書込み内容が機密保護の対
象とされる。
致を示しており、かつ制御信号９が制御信号８はコマン
ドを指定していないときにのみ、アドレス信号４を解読
してその結果をメモリセル部２に出力する。メモリセル
部２は、アドレスデコーダ３の出力によってアクセスさ
れ、指定された番地の内容が続出されたり、またデータ
入力信号５が書込まれ、この書込み内容が機密保護の対
象とされる。
出力禁止回路１５は、制御信号９に応答してＩＤコード
信号１１をデータ出力信号６として外部に読出すること
を禁止するヒユーズ的機能を有し、例えば半導体メーカ
におけるメモリ製造検査時にはＩＤコード信号１１を外
部に続出し可能とし、それ以降はＩＤコードレジスタ１
０の外部への接続を断って読出し不可能とする。
信号１１をデータ出力信号６として外部に読出すること
を禁止するヒユーズ的機能を有し、例えば半導体メーカ
におけるメモリ製造検査時にはＩＤコード信号１１を外
部に続出し可能とし、それ以降はＩＤコードレジスタ１
０の外部への接続を断って読出し不可能とする。
次に本実施例の動作につき説明する。なお、ＩＤコード
レジスタ１０は書込み済みとする。
レジスタ１０は書込み済みとする。
先ずメモリセル部２にデータを書込むときには、ＩＤコ
ード信号をデータ入力信号をデータ入力信号５としてチ
ップセレクト信号１４．制御信号（非コマンドを指定）
８およびアドレス信号４と共に入力する。この入力した
ＩＤコード信号とＩＤコードレジスタ１０に書込まれて
いる信号が一致しなければメモリセル部２への書込みも
読出しもできない、一致すればアドレス信号４で指定さ
れる番地への書込みが許可されるが、このとき書込まれ
るデータは先のＩＤコード信号に代ってデータ入力信号
５として入力する必要がある。
ード信号をデータ入力信号をデータ入力信号５としてチ
ップセレクト信号１４．制御信号（非コマンドを指定）
８およびアドレス信号４と共に入力する。この入力した
ＩＤコード信号とＩＤコードレジスタ１０に書込まれて
いる信号が一致しなければメモリセル部２への書込みも
読出しもできない、一致すればアドレス信号４で指定さ
れる番地への書込みが許可されるが、このとき書込まれ
るデータは先のＩＤコード信号に代ってデータ入力信号
５として入力する必要がある。
また、メモリセル部２を読出すときには、データ入力信
号５として入力するものは、当然ＩＤコードのみである
。この場合にも、比較器１２における不一致の検出によ
ってはメモリセル部２へのアクセスは許されず、一致し
たときのみアドレス信号４によって指定される番地の内
容が読出せる。
号５として入力するものは、当然ＩＤコードのみである
。この場合にも、比較器１２における不一致の検出によ
ってはメモリセル部２へのアクセスは許されず、一致し
たときのみアドレス信号４によって指定される番地の内
容が読出せる。
以上の説明においては、出力禁止回路１５に言及してい
ない。出力回路１５が機能しておらず、従ってＩＤコー
ド信号１１が外部に読出せるようになっている限り、入
力されるＩＤコード信号が正しいものでなくともメモリ
セル部２を読み書きできる。
ない。出力回路１５が機能しておらず、従ってＩＤコー
ド信号１１が外部に読出せるようになっている限り、入
力されるＩＤコード信号が正しいものでなくともメモリ
セル部２を読み書きできる。
これは、ＩＤコードレジスタ１０を読出すことを指示す
るような制御信号８の入力によって正しい暗証コードを
ＩＤコードレジスタ１０から読出し、次にはこの読出し
た正しい暗証コードをデータ入力信号５とすることによ
ってメモリセル部２をアクセスすることができるように
なるからである。しかし、このような暗証コードの読出
しは出力禁止回路１５を機能させれば容易に禁止できる
ことになる。
るような制御信号８の入力によって正しい暗証コードを
ＩＤコードレジスタ１０から読出し、次にはこの読出し
た正しい暗証コードをデータ入力信号５とすることによ
ってメモリセル部２をアクセスすることができるように
なるからである。しかし、このような暗証コードの読出
しは出力禁止回路１５を機能させれば容易に禁止できる
ことになる。
第２図は本発明の第２の実施例を示すメモリ集積回路の
ブロック図であり、 第１の実施例における出力禁止回路１５が削除されてい
る点のみが異なる。
ブロック図であり、 第１の実施例における出力禁止回路１５が削除されてい
る点のみが異なる。
このような構成によってはＩＤコードレジスタ１０の内
容は、制御信号８を選ぶことによって容易に外部へ読出
すことができるので、メモリセル部の機密保設機能を持
たせることができなく可能性がある。
容は、制御信号８を選ぶことによって容易に外部へ読出
すことができるので、メモリセル部の機密保設機能を持
たせることができなく可能性がある。
しかしながら、上述のようなＩＤレジスタ１０の読出し
を許すような制御信号が存在しないような場合には、本
実施例も本発明の目的を達成できることになる。
を許すような制御信号が存在しないような場合には、本
実施例も本発明の目的を達成できることになる。
以上説明したように、本発明は以上のような構成を採用
することにより、従来は簡単にメモリをアクセスするこ
とが容易であったものが、作成者のみしか知らないＩＤ
コードを入力しない限りメモリを読み書きすることが不
可能となり、ソフトウェアの保設（コピー防止）に非常
に役に立ち、ソフトウェアにより付加価値を、持たせる
商品の値くずれを防ぐことができる。
することにより、従来は簡単にメモリをアクセスするこ
とが容易であったものが、作成者のみしか知らないＩＤ
コードを入力しない限りメモリを読み書きすることが不
可能となり、ソフトウェアの保設（コピー防止）に非常
に役に立ち、ソフトウェアにより付加価値を、持たせる
商品の値くずれを防ぐことができる。
第１図と第２図は、本発明の第１の実施例の第２の実施
例を示す。 ２・・・メモリセル部、３・・・アドレスコーダ、７・
・・コマンドデコーダ、１０・・・ＩＤコードレジスタ
、１２・・・比較器、１５・・・出力禁止。 代理人 弁理士 内 原 晋と、； く 第１ｙ！Ｊ 矛 ２ 図
例を示す。 ２・・・メモリセル部、３・・・アドレスコーダ、７・
・・コマンドデコーダ、１０・・・ＩＤコードレジスタ
、１２・・・比較器、１５・・・出力禁止。 代理人 弁理士 内 原 晋と、； く 第１ｙ！Ｊ 矛 ２ 図
Claims (1)
- 【特許請求の範囲】 暗証コードを予め登録しておくためのＩＤコードレジス
タと、 入力されたＩＤコードと前記暗証コードとを比較する比
較器と、 該比較の結果により一致することがわかったときにのみ
アドレス信号を解読するアドレスデコーダ とを含み、前記解読の結果により指定されるメモリセル
部の番地がアクセスされるようにしたことを特徴とする
メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115205A JPS63279341A (ja) | 1987-05-11 | 1987-05-11 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115205A JPS63279341A (ja) | 1987-05-11 | 1987-05-11 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279341A true JPS63279341A (ja) | 1988-11-16 |
Family
ID=14656960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115205A Pending JPS63279341A (ja) | 1987-05-11 | 1987-05-11 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63279341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295451U (ja) * | 1989-01-13 | 1990-07-30 | ||
| JPH0635808A (ja) * | 1992-07-20 | 1994-02-10 | Nec Ic Microcomput Syst Ltd | 不揮発性メモリ |
| CN1038787C (zh) * | 1994-10-12 | 1998-06-17 | 联华电子股份有限公司 | 软件保护锁装置 |
-
1987
- 1987-05-11 JP JP62115205A patent/JPS63279341A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295451U (ja) * | 1989-01-13 | 1990-07-30 | ||
| JPH0635808A (ja) * | 1992-07-20 | 1994-02-10 | Nec Ic Microcomput Syst Ltd | 不揮発性メモリ |
| CN1038787C (zh) * | 1994-10-12 | 1998-06-17 | 联华电子股份有限公司 | 软件保护锁装置 |
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