JPH09146845A

JPH09146845A - 不揮発性半導体記憶装置の機密保護機構

Info

Publication number: JPH09146845A
Application number: JP30156995A
Authority: JP
Inventors: Makoto Fujiwara; 誠藤原; Sho Okino; 祥沖野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-11-20
Filing date: 1995-11-20
Publication date: 1997-06-06

Abstract

(57)【要約】【課題】別途パスワードを設定するためのメモリ容量
を不要とし、このパスワードの設定の手間も不要とす
る。【解決手段】ＥＥＰＲＯＭ１に記憶されたデータをそ
のままパスワードとして使用する。パスワード一致信号
ＥＱがＬレベルの場合に、アドレスバス２にアドレスを
指定すると共に、外部データバス７にデータを指定し、
書き込み要求信号ＷＲをＨレベルにすると、ＥＥＰＲＯ
Ｍ１に当該アドレスによる読み出し要求を行う回路（Ａ
ＮＤゲート１０，インバータ１２）と、これによって内
部データバス３上に読み出されたデータと外部データバ
ス７上に指定したデータとを比較すると共に、これらの
データがＬ回連続して一致した場合にパスワード一致信
号ＥＱをＨレベルとするデータ比較器８と、このパスワ
ード一致信号ＥＱがＨレベルになると、内部データバス
３と外部データバス７との間を接続する接続器６とを設
ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣカードのマイ
クロコンピュータに内蔵される不揮発性半導体記憶装置
などの機密保護機構に関する。

【０００２】

【従来の技術】従来、ＩＣカードは、マイクロコンピュ
ータによって構成される場合があり、このマイクロコン
ピュータには、書き換えを行うデータを不揮発性記憶す
るためにＥＥＰＲＯＭ[Electrically Erasable Program
mable Read-Only Memory]を内蔵することが多い。この
ようなＩＣカードは、外部からＩＯポートを介してマイ
クロコンピュータと通信を行うことにより、ＥＥＰＲＯ
Ｍのデータを読み出したりこのＥＥＰＲＯＭにデータを
書き込むことができる。ただし、ＩＣカードは、個人情
報などの機密データを記憶させる場合があるので、この
ような場合には、マイクロコンピュータのプログラムに
よって、ＥＥＰＲＯＭの機密データを不法に読み出した
り書き換えることができないように確実な機密保護を図
るようにしている。

【０００３】ところで、上記ＩＣカードのマイクロコン
ピュータに内蔵されるＥＥＰＲＯＭは、ＰＲＯＭライタ
などの装置に装着してテストモードに設定することによ
り、外部から直接アクセスを行いデータの読み出しや書
き込みを行うことができるようになっている場合が多
い。そして、このようなアクセスが可能になると、第三
者が不法にＩＣカードのＥＥＰＲＯＭの機密データを読
み出したり書き換えるおそれが生じる。そこで、従来
は、外部からパスワードを送り、このパスワードが内部
に予め設定されたパスワードに一致した場合にのみ直接
ＥＥＰＲＯＭへのアクセスを許可する機密保護機構が設
けられていた。

【０００４】上記ＩＣカードの従来の機密保護機構の一
例を図９に基づいて説明する。なお、この図９に示すマ
イクロコンピュータでは、簡単のためにアドレスバスや
コントロールバスを省略して示している。また、データ
のビット幅も、簡単のため４ビットとしているが、８ビ
ットや１６ビットなどの構成でも同様である。

【０００５】ＥＥＰＲＯＭ２１は、データバス２２を介
してマイクロコンピュータのＣＰＵ２３に接続されてい
る。また、このデータバス２２には、ＲＡＭ２４やＩ／
Ｏポート２５も接続されている。そして、ＩＣカードの
運用時には、マイクロコンピュータのプログラムに従
い、Ｉ／Ｏポート２５を介して外部と通信を行うことよ
りＥＥＰＲＯＭ２１のデータを読み出したりここにデー
タを書き込むことができる。しかも、このアクセスに先
立ちマイクロコンピュータのプログラムによって外部か
らの通信が正当なものであるかどうかを検査することが
できるので、これによって通常使用時におけるＥＥＰＲ
ＯＭ２１のデータの機密保護を図ることができる。

【０００６】上記ＩＣカードには、２個の外部テスト端
子２６，２７と４ビットの外部データ端子２８…が設け
られている。一方の外部テスト端子２６は、ＥＥＰＲＯ
Ｍ２１とＣＰＵ２３のテスト端子にそれぞれ接続されて
いる。そして、４ビットの外部データ端子２８…は、そ
れぞれ４個のＮチャンネルトランジスタ２９…を介して
ＥＥＰＲＯＭ２１の４ビットのデータ端子に接続されて
いる。また、ＲＡＭ２４から読み出した４ビットのデー
タＤ0〜Ｄ3は、データバス２２だけでなく、コード検査
回路３０にも送られるようになっている。

【０００７】コード検査回路３０は、ゲートを接地しソ
ースを電源に接続したＰチャンネルトランジスタ３０ａ
のドレインと接地間に、８個のＮチャンネルトランジス
タ３０ｂ…を直列に接続したものである。また、各Ｎチ
ャンネルトランジスタ３０ｂのゲートには、ＲＡＭ２４
から読み出したデータＤ0〜Ｄ3の各ビットが直接または
インバータ３０ｃを介して入力されるようになってい
る。そして、データＤ０〜Ｄ３の各ビットが直接または
インバータ３０ｃを介して入力される１対のＮチャンネ
ルトランジスタ３０ｂ，３０ｂは、いずれか一方が製造
時にイオン注入を施すことによりディプレッション形に
形成される。なお、他のトランジスタは、全てエンハン
スメント形に形成される。

【０００８】上記コード検査回路３０は、Ｐチャンネル
トランジスタ３０ａのドレインの論理レベルをインバー
タ３１で反転させてＡＮＤゲート３２に入力するように
なっている。また、上記他方の外部テスト端子２７の入
力信号も、このＡＮＤゲート３２に入力され、これらの
論理積出力が上記４個のＮチャンネルトランジスタ２９
…のゲートに入力されるようになっている。

【０００９】上記構成のＩＣカードは、Ｉ／Ｏポート２
５を介してＲＡＭ２４の所定のアドレスに特定の４ビッ
トのコードを書き込んだ後に、外部テスト端子２６，２
７をＨレベルに切り替えてテストモードに設定する。す
ると、ＣＰＵ２３は、ＲＡＭ２４の所定のアドレスから
データＤ0〜Ｄ3を読み出し、コード検査回路３０に常時
送り続ける。この際、コード検査回路３０の８個のＮチ
ャンネルトランジスタ３０ｂ…のうち、接地側から１番
目，３番目，６番目および７番目の４個のＮチャンネル
トランジスタ３０ｂ…がディプレッション形に形成され
ているとすると、これらはノーマルＯＮの状態となるの
で、データＤ0〜Ｄ3が２進数表記で“００１０”（最上
位ビットをデータＤ3とし、“１”をＨレベルとする）
のコードである場合にのみ全てのＮチャンネルトランジ
スタ３０ｂ…がＯＮとなり、インバータ３１にＬレベル
が出力される。

【００１０】したがって、先にＲＡＭ２４に書き込んだ
データのコードが“００１０”であった場合には、コー
ド検査回路３０の出力がＬレベルとなりＡＮＤゲート３
２の出力がＨレベルとなるので、４個のＮチャンネルト
ランジスタ２９…がＯＮとなって、外部データ端子２８
…を介しＥＥＰＲＯＭ２１に対して直接データの読み書
きを行うことができるようになる。しかし、ＲＡＭ２４
に書き込んだデータが“００１０”以外のコードであっ
た場合には、コード検査回路３０の出力がＨレベルとな
りＡＮＤゲート３２の出力がＬレベルとなるので、４個
のＮチャンネルトランジスタ２９…がＯＦＦとなって外
部データ端子２８…がしゃ断される。このため、所定の
コード“００１０”を知っている者だけが外部データ端
子２８…を介してＥＥＰＲＯＭ２１に直接アクセスを行
うことができるので、これによってＥＥＰＲＯＭ２１の
データの機密を保護することができる。

【００１１】また、上記従来例では、所定のコードがマ
スクＲＯＭと同様の方法によってマイクロコンピュータ
の製造時に設定（記憶）されるので、ユーザが任意のコ
ードを定めることができない。そこで、このコードをユ
ーザの指定により別途不揮発性記憶できるようにしてお
き、これと外部から入力されたコードと比較することに
よりＥＥＰＲＯＭ２１へのアクセスを許可するように構
成する場合もある。また、上記従来例では、４ビットな
どの１コードのみが一致すればアクセスを許可している
が、これでは全てのコードを試すことにより容易に所定
のコードを知ることができる。そこで、実際には複数コ
ードからなるパスワードを用いて、このパスワードの全
てのコードが一致した場合にのみアクセスを許可するよ
うにしている。

【００１２】

【発明が解決しようとする課題】ところが、機密保護を
確実なものにするためにはパスワードのコード数をでき
るだけ多くする必要があるので、上記従来の不揮発性半
導体記憶装置の機密保護機構では、この長いパスワード
を格納するために別途大きなメモリ容量が必要になると
いう問題があった。

【００１３】また、このパスワードをユーザが設定する
場合には、この設定のための操作の手間が面倒になった
り、この設定を忘れて第三者がパスワードの規定値によ
って容易にアクセスできるようになる場合があるという
問題もあった。

【００１４】本発明は、上記従来の問題を解決するもの
で、不揮発性半導体記憶装置の複数のアドレスに記憶さ
れたデータをそのままパスワードとして使用することに
より、別途パスワードを設定しなくても確実に機密を保
護し得る不揮発性半導体記憶装置の機密保護機構を提供
することを目的とする。

【００１５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の機密保護機構は、不揮発性半導体記憶装置の
記憶データに対して特定のハードウエアを経由した読み
出しおよび／または書き込みのアクセスを禁止するアク
セス禁止手段と、アクセス禁止手段によるアクセスの禁
止時に、指定されたアドレスから記憶データを読み出す
パスワード読み出し手段と、該パスワード読み出し手段
が読み出した記憶データを、指定されたデータと比較す
るパスワード比較手段と、該パスワード比較手段が所定
の複数の全アドレスまたは所定数の全アドレスについて
データの一致を検出した場合に、アクセス禁止手段によ
るアクセスの禁止を解除するアクセス許可手段とが設け
られており、そのことにより上記目的が達成される。

【００１６】また、好ましくは、本発明の不揮発性半導
体記憶装置の機密保護機構は、マイクロコンピュータに
内蔵された不揮発性半導体記憶装置において、該不揮発
性半導体記憶装置における内部のデータ端子と外部端子
との間の接続をしゃ断してアクセスを禁止するアクセス
禁止手段と、アクセス禁止手段によるアクセスの禁止時
に、外部からの書き込み要求信号を読み出し要求信号に
差し替えて該不揮発性半導体記憶装置に送るパスワード
読み出し手段と、該不揮発性半導体記憶装置における内
部のデータ端子上に読み出された記憶データと外部端子
上のデータと比較するパスワード比較手段と、該パスワ
ード比較手段が所定の複数の全アドレスまたは所定数の
全アドレスについてデータの一致を検出した場合に、ア
クセス禁止手段がしゃ断した内部のデータ端子と外部端
子との間の接続を回復させてアクセスの禁止を解除する
アクセス許可手段とが設けられる。

【００１７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置の機密保護機構におけるアクセス許可手段
が、所定の複数の全アドレスまたは所定数の全アドレス
について、重複することなく順に各アドレスが指定され
ると共に、各アドレスのデータが全て連続して一致した
場合に限り、アクセス禁止手段によるアクセスの禁止を
解除するものである。

【００１８】以下、本発明の作用について説明する。

【００１９】上記構成により、アドレスとデータの組み
合わせを複数指定し、これらのデータがそれぞれのアド
レスに記憶された記憶データと全て一致した場合に限り
アクセスを許可するので、不揮発性半導体記憶装置の記
憶データの内容を知っている者しかアクセスできず、こ
れによってこの不揮発性半導体記憶装置の記憶内容の機
密を確実に保護することできる。しかも、この不揮発性
半導体記憶装置に記憶されたデータ、即ちプログラムの
一部や本来の意味でのデータの一部などがそのままパス
ワードとなるので、別途パスワードを記憶させるための
メモリ容量やこのパスワードを設定するための操作の手
間が不要となる。そして、パスワードの長さも、不揮発
性半導体記憶装置のメモリ容量を限度として自由に長く
することができるので、機密保護のために十分に信頼性
のおける長さのパスワードを設定することができる。

【００２０】なお、不揮発性半導体記憶装置は、アクセ
ス用のハードウエアがアクセス禁止手段によって制御さ
れるもののみである場合には、常にパスワードを用いな
ければアクセスを行うことができない。しかし、不揮発
性半導体記憶装置にアクセス禁止手段の制御を受けない
他のアクセス用のハードウエアが設けられている場合に
は、このハードウエアを経由してパスワードなしで自由
にアクセスを行えるようにすることもできる。即ち、例
えばマイクロコンピュータに内蔵される不揮発性半導体
記憶装置の場合、マイクロコンピュータ内ではパスワー
ドなしで不揮発性半導体記憶装置に自由にアクセスを行
い、外部から直接この不揮発性半導体記憶装置にアクセ
スを行おうとする場合にのみ、機密保護機構によってパ
スワードを要求できるようにすることができる。ところ
で、この場合、マイクロコンピュータ経由で間接的に揮
発性半導体記憶装置にアクセスを行う際には、このマイ
クロコンピュータのプログラムによって容易に機密保護
が可能となる。

【００２１】また、上記構成により、マイクロコンピュ
ータに内蔵された不揮発性半導体記憶装置に最適な機密
保護機構を提供することができる。即ち、アクセス禁止
手段は、不揮発性半導体記憶装置における内部のデータ
端子と外部端子との間の接続をしゃ断するので、外部か
らの直接のアクセスは禁止するが、マイクロコンピュー
タ内のアクセスには干渉しない。また、パスワード読み
出し手段が書き込み要求を読み出し要求に差し替えるの
で、アドレスとデータを指定する必要があるパスワード
の提示処理を通常の書き込みの手順にしたがって実行す
ることができる。

【００２２】さらに、上記構成により、複数のアドレス
を順に指定する場合に、同じアドレスを重複して指定す
ることを禁止できる。したがって、アクセス許可手段が
所定回数連続してデータの一致を検出した場合にアクセ
スの禁止を解除するように構成されている場合にも、例
えば記憶データが判明した１個のアドレスについて、同
じアドレスとデータを繰り返し指定することにより不法
にアクセスしようとするのを防止できる。

【００２３】なお、アクセス許可手段については、不法
なパスワード破りを避けるために、この他にも例えば所
定範囲の全アドレスについて、所定の順序で重複するこ
となく順に指定し、この指定順序に違反した場合や途中
で一度でもデータの不一致が検出された場合には、最初
からやり直しを要求したり、所定回数以上間違いを繰り
返すと一切のアクセスを禁止するなどの条件を適宜加重
することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００２５】図１〜図８は本発明の一実施形態を示すも
のであって、図１はＥＥＰＲＯＭの機密保護機構の構成
を示すブロック図、図２はアドレス検査器の構成を示す
ブロック図、図３は比較器の構成を示すブロック図、図
４はデータ比較器の構成を示すブロック図、図５は接続
器の構成を示すブロック図、図６はＥＥＰＲＯＭの機密
保護機構の動作を示すタイムチャート、図７はアドレス
評価器の構成を示すブロック図、図８はＥＥＰＲＯＭの
機密保護機構の他の構成を示すブロック図である。

【００２６】図１に示すように、本実施形態で用いるＥ
ＥＰＲＯＭ１には、アドレス端子にアドレスバス２が接
続されると共に、データ端子に内部データバス３が接続
されている。アドレスバス２と内部データバス３は、そ
れぞれ任意のビット数のバスラインであるが、以降では
簡単のためにいずれも４ビットとして説明する。アドレ
スバス２には、アドレス検査器４が接続されている。内
部データバス３は、接続器６を介して外部データバス７
に接続される。そして、これら内部データバス３と外部
データバス７上のデータは、それぞれデータ比較器８に
入力されるようになっている。また、アドレス検査器４
が出力するアドレスエラー信号ＥＲＲはデータ比較器８
に送られるようになっている。さらに、タイミング信号
ＴＭとリセット信号ＲＳＥＴは、アドレス検査器４とデ
ータ比較器８とに送られるようになっている。タイミン
グ信号ＴＭは、アドレスバス２上でアドレスの指定が行
われると、その後ＥＥＰＲＯＭ１から内部データバス３
上にデータが読み出される時期に一旦Ｈレベルとなる信
号であり、例えばアドレスバス２上のアドレスの遷移を
検知してこのタイミングを遅延させることによって生成
することができる。リセット信号ＲＳＥＴは、電源ＯＮ
時などの初期化時に一旦Ｈレベルとなる信号であり、例
えばパワーＯＮリセット回路などによって発生させるこ
とができる。書き込み要求信号ＷＲは、それぞれＡＮＤ
ゲート９，１０に入力され、このうちＡＮＤゲート９の
出力がＥＥＰＲＯＭ１の書き込み要求端子に入力される
ようになっている。また、読み出し要求信号ＲＤは、Ａ
ＮＤゲート１０の出力と共にＯＲゲート１１に入力さ
れ、このＯＲゲート１１の出力がＥＥＰＲＯＭ１の読み
出し要求端子に入力される。そして、データ比較器８が
出力するパスワード一致信号ＥＱがＡＮＤゲート９に入
力されると共に、インバータ１２で反転されてＡＮＤゲ
ート１０にも入力される。したがって、パスワード一致
信号ＥＱがＨレベルであれば、書き込み要求信号ＷＲと
読み出し要求信号ＲＤはそのままＥＥＰＲＯＭ１に送ら
れるが、パスワード一致信号ＥＱがＬレベルの場合に
は、書き込み要求信号ＷＲが読み出し要求信号ＲＤに差
し替えられてＥＥＰＲＯＭ１に送られることになる。な
お、これら書き込み要求信号ＷＲや読み出し要求信号Ｒ
Ｄは、それぞれ独立した信号である他、複数の信号の異
なる組み合わせによって表現される場合もある。データ
比較器８が出力するパスワード一致信号ＥＱは、接続器
６にも送られるようになっている。

【００２７】アドレス検査器４は、図２に示すように、
多数のラッチ回路（Ｄフリップフロップ）４０１…と多
数の比較器４０２…と１個の多入力ＯＲ回路４０３とか
らなる。ここで、アドレスとデータは、上記のようにそ
れぞれ４ビットずつとし、Ｌ個の４ビットデータによっ
てパスワードが構成されているものとする。多数のラッ
チ回路４０１…は、４ビットのアドレスをラッチするた
めの４個ずつのものがそれぞれＬ段にわたってカスケー
ドに接続され、タイミング信号ＴＭによって順次シフト
する４ビットＬ段のシフトレジスタを構成している。ま
た、これらのラッチ回路４０１…は、リセット信号ＲＳ
ＥＴがＨレベルになると、ラッチデータが全てＬレベル
に初期化される。比較器４０２…は、ラッチ回路４０１
…の段数と同じＬ個が設けられている。そして、各比較
器４０２は、アドレスバス２上のアドレスと対応する段
の４個のラッチ回路４０１…にラッチされたアドレスと
が一致するかどうかを比較するようになっている。ま
た、各比較器４０２は、これらのアドレスが一致した場
合にのみ、出力する比較結果信号ＣＭＰをＨレベルとす
る。多入力ＯＲ回路４０３は、ゲートを接地しソースを
電源に接続したＰチャンネルトランジスタ４０３ａのド
レインと接地間に、Ｌ個のＮチャンネルトランジスタ４
０３ｂ…を直列に接続したものである。また、各Ｎチャ
ンネルトランジスタ４０３ｂのゲートには、各比較器４
０２から出力される比較結果信号ＣＭＰがそれぞれイン
バータ４０３ｃ…を介して入力されるようになってい
る。そして、この多入力ＯＲ回路４０３の出力となるア
ドレスエラー信号ＥＲＲがＰチャンネルトランジスタ４
０３ａのドレインから出力されるようになっている。

【００２８】したがって、４×Ｌ個のラッチ回路４０１
…は、リセット信号ＲＳＥＴがＨレベルとなることによ
りラッチデータを初期化され、このリセット信号ＲＳＥ
ＴがＬレベルに戻った後、タイミング信号ＴＭがＨレベ
ルになる度にアドレスバス２上の４ビットのアドレスを
取り込みＬ個まで順次シフトさせる。また、比較器４０
２…は、Ｌ個のアドレスが順次指定される間に、新たな
アドレスとそれまでに指定された各段のラッチ回路４０
１…上のアドレスとをそれぞれ比較し、同じアドレスが
重複して指定されると、これを検出して比較結果信号Ｃ
ＭＰをＨレベルにする。さらに、多入力ＯＲ回路４０３
は、全ての比較器４０２がアドレスの不一致を検出して
比較結果信号ＣＭＰがＬレベルとなる場合にのみアドレ
スエラー信号ＥＲＲをＬレベルとし、いずれか１個でも
比較器４０２がアドレスの一致を検出して比較結果信号
ＣＭＰがＨレベルになると、アドレスエラー信号ＥＲＲ
をＨレベルとする。

【００２９】上記各比較器４０２は、図３に示すよう
に、ゲートを接地しソースを電源に接続したＰチャンネ
ルトランジスタ４０２ａのドレインと接地間に、４個の
ビット比較回路４０２ｂ…を直列に接続したものであ
る。また、各ビット比較回路４０２ｂは、４個のＮチャ
ンネルトランジスタ４０２ｃ…を２個ずつ直列に接続す
ると共に、この２個の直列回路を並列に接続したもので
あり、一方の直列回路の２個のＮチャンネルトランジス
タ４０２ｃ，４０２ｃのゲートには、比較する双方のア
ドレスの１ビットがそれぞれそのまま入力され、他方の
直列回路の２個のＮチャンネルトランジスタ４０２ｃ，
４０２ｃのゲートには、双方のアドレスの同じビットが
それぞれインバータ４０２ｄ，４０２ｄを介して入力さ
れるようになっている。そして、この比較器４０２の出
力となる比較結果信号ＣＭＰがＰチャンネルトランジス
タ４０２ａのドレインからインバータ４０２ｅを介して
出力されるようになっている。したがって、この比較器
４０２は、双方のアドレスの全ビットが一致した場合に
のみ、全てのビット比較回路４０２ｂのいずれか一方の
直列回路の２個のＮチャンネルトランジスタ４０２ｃ，
４０２ｃが共にＯＮとなるので、比較結果信号ＣＭＰが
Ｈレベルとなる。

【００３０】データ比較器８は、図４に示すように、１
個の比較器８０１とＬ個のラッチ回路（Ｄフリップフロ
ップ）８０２…と１個の多入力ＡＮＤ回路８０３とから
なる。比較器８０１は、図３に示した比較器４０２と全
く同じ構成である。ただし、アドレスに代えて内部デー
タバス３上のデータと外部データバス７上のデータが比
較対象となり、これらの全ビットが一致した場合にのみ
比較結果信号ＣＭＰがＨレベルとなる。ラッチ回路８０
２…は、Ｌ段にわたってカスケードに接続されて１ビッ
トＬ段のシフトレジスタを構成し、タイミング信号ＴＭ
に従い比較器８０１の比較結果信号ＣＭＰを順次シフト
するようになっている。また、これらのラッチ回路８０
２…は、ＯＲゲート８０４を介して入力されるリセット
信号ＲＳＥＴとアドレスエラー信号ＥＲＲのいずれかが
Ｈレベルになると、ラッチデータが全てＬレベルに初期
化される。多入力ＡＮＤ回路８０３は、ゲートを接地し
ソースを電源に接続したＰチャンネルトランジスタ８０
３ａのドレインと接地間に、Ｌ個のＮチャンネルトラン
ジスタ８０３ｂ…を直列に接続したものである。また、
各Ｎチャンネルトランジスタ８０３ｂのゲートには、各
ラッチ回路８０２にラッチされた比較結果信号ＣＭＰが
それぞれ入力されるようになっている。そして、この多
入力ＡＮＤ回路８０３の出力となるパスワード一致信号
ＥＱがＰチャンネルトランジスタ８０３ａのドレインか
らインバータ８０３ｃを介して出力されるようになって
いる。

【００３１】したがって、Ｌ個のラッチ回路８０２…
は、リセット信号ＲＳＥＴがＨレベルとなることにより
ラッチデータをＬレベルに初期化され、このリセット信
号ＲＳＥＴがＬレベルに戻った後、タイミング信号ＴＭ
がＨレベルになる度に比較器８０１が検出したデータの
比較結果信号ＣＭＰを取り込みＬ個まで順次シフトさせ
る。また、多入力ＡＮＤ回路８０３は、比較器８０１が
Ｌ回連続してＨレベルの比較結果信号ＣＭＰを出力する
ことにより、Ｌ個全てのラッチ回路８０２…がＨレベル
をラッチした場合にのみ、パスワード一致信号ＥＱをＨ
レベルとする。なお、このパスワード一致信号ＥＱがＨ
レベルになると、リセット信号ＲＳＥＴがＨレベルとな
るまで、タイミング信号ＴＭの出力を停止させるように
しておく。接続器６は、図５に示すように、内部データ
バス３と外部データバス７の４本の配線をそれぞれＮチ
ャンネルトランジスタ６ａ…を介して接続したものであ
る。また、各Ｎチャンネルトランジスタ６ａのゲートに
は、それぞれデータ比較器８から出力されるパスワード
一致信号ＥＱが入力されるようになっている。したがっ
て、この接続器６は、パスワード一致信号ＥＱがＬレベ
ルである間は、４個のＮチャンネルトランジスタ６ａ…
が全てＯＦＦとなり、内部データバス３と外部データバ
ス７との間をしゃ断するが、このパスワード一致信号Ｅ
ＱがＨレベルになると、４個のＮチャンネルトランジス
タ６ａ…が全てＯＮとなり、内部データバス３と外部デ
ータバス７とを接続する。なお、この接続器６は、各Ｎ
チャンネルトランジスタ６ａに代えて双方向スリーステ
ータスバッファを用いることもできる。

【００３２】上記構成のＥＥＰＲＯＭ１の機密保護機構
は、電源ＯＮの直後は、リセット信号ＲＳＥＴがＨレベ
ルになることによってアドレス検査器４やデータ比較器
８が初期化されるので、このデータ比較器８が出力する
パスワード一致信号ＥＱがＬレベルとなり、接続器６に
よって内部データバス３と外部データバス７との間がし
ゃ断される。したがって、アドレスバス２上にアドレス
を指定してＥＥＰＲＯＭ１の記憶データを読み出そうと
しても、内部データバス３上に読み出されたデータは接
続器６でしゃ断されて外部データバス７には現れないの
で、この外部データバス７を経由して外部からＥＥＰＲ
ＯＭ１の記憶データにアクセスすることはできない。ま
た、アドレスバス２上にアドレスを指定してＥＥＰＲＯ
Ｍ１にデータを書き込もうとしても、パスワード一致信
号ＥＱがＬレベルであるため、Ｈレベルの書き込み要求
信号ＷＲはＡＮＤゲート９でしゃ断されると共に、ＡＮ
Ｄゲート１０を通して読み出し要求信号ＲＤに差し替え
られるので、このＥＥＰＲＯＭ１の記憶データの書き換
えが禁止される。

【００３３】上記ＥＥＰＲＯＭ１は、図６に示すよう
に、例えば電源ＯＮの後の時刻ｔ1にリセット信号ＲＳ
ＥＴがＬレベルに戻ると、書き込み要求信号ＷＲをＨレ
ベルにして書き込み要求を行うと共に、アドレスバス２
と外部データバス７上にアドレスとデータの指定を行
う。すると、この書き込み要求信号ＷＲは読み出し要求
信号ＲＤに差し替えられるので、ＥＥＰＲＯＭ１は、指
定されたアドレスに記憶されたデータを内部データバス
３に読み出し、この内部データバス３上のデータが外部
データバス７上のデータと一致した場合に、タイミング
信号ＴＭがＨレベルとなるタイミングでデータ比較器８
の１個目のラッチ回路８０２がＨレベルをラッチする。
次に、時刻ｔ2〜ｔ3の間に順次別のアドレスを指定して
同様の動作を繰り返すと、各アドレスについて指定した
データがＥＥＰＲＯＭ１のそのアドレスに記憶されたデ
ータにそれぞれ一致した場合に、データ比較器８のＬ個
のラッチ回路８０２…に順にＨレベルがラッチされる。
そして、時刻ｔ3にＬ個目のアドレスとデータを指定す
ると、このデータもＥＥＰＲＯＭ１から読み出したデー
タと一致した場合に、時刻ｔ4のタイミング信号ＴＭが
Ｈレベルとなるタイミングでデータ比較器８のＬ個のラ
ッチ回路８０２…の全てにＨレベルがラッチされ、パス
ワード一致信号ＥＱがＨレベルとなる。すると、接続器
６が内部データバス３と外部データバス７とを接続する
ので、以降はこの外部データバス７を経由して外部から
ＥＥＰＲＯＭ１に記憶された任意のアドレスのデータを
読み出すことができるようになる。また、パスワード一
致信号ＥＱがＨレベルになれば、書き込み要求信号ＷＲ
もそのままＥＥＰＲＯＭ１に送られるので、外部データ
バス７上に指定したデータをこのＥＥＰＲＯＭ１の指定
したアドレスに書き込むことができるようになる。

【００３４】ただし、データ比較器８がＬ回データの一
致を検出するまでの間に、一度でも同じアドレスを重複
して指定した場合には、アドレス検査器４のアドレスエ
ラー信号ＥＲＲがＨレベルとなるので、データ比較器８
の全てのラッチ回路８０２…がＬレベルに初期化され、
それまでに一致したデータの数がキャンセルされる。し
たがって、Ｌ個のアドレスよりも少ないアドレスを繰り
返し指定することによりＬ回のデータの一致を得てもア
クセスは許可されないので、ＥＥＰＲＯＭ１の記憶デー
タの機密を確実に保護することができる。また、Ｌ個の
アドレスを指定する間に一度でもデータの不一致が検出
されると、データ比較器８のいずれかのラッチ回路８０
２にＬレベルがラッチされるので、パスワード一致信号
ＥＱはＨレベルにはならない。

【００３５】ところで、上記のようにパスワードの一致
検出を書き込み要求によって行う理由は、アドレスとデ
ータを同時に指定するためには、ＣＰＵに設けられたメ
モリへの書き込み命令を利用するのが最も便利だからで
ある。もっとも、この書き込み命令を利用すると、書き
込み要求信号ＷＲがＨレベルとなるので、上記のように
これを読み出し要求信号ＲＤに差し替える必要が生じ
る。

【００３６】以上説明したように本実施形態の機密保護
機構によれば、アドレスバス２上に異なるアドレスをＬ
回順に指定すると共に、各アドレスの指定の度に外部デ
ータバス７上にそれぞれデータを指定して書き込み要求
を行い、これらのデータがＥＥＰＲＯＭ１のそれぞれの
アドレスに記憶された記憶データと全て一致した場合に
限り、パスワード一致信号ＥＱがＨレベルとなってアク
セスが許可される。したがって、このＥＥＰＲＯＭ１
は、記憶データの内容を知っている者しか外部からアク
セスを行うことができず、第三者による記憶データの盗
用や改ざんを防止することができ、この記憶データの機
密を確実に保護することができる。しかも、このＥＥＰ
ＲＯＭ１に記憶されたデータがそのままパスワードとな
るので、別途パスワードを記憶させるためのメモリ容量
が不要となるだけでなく、このパスワードのＬ個のコー
ド数も十分に長くすることができる。また、このパスワ
ードを設定するための操作の手間も不要となる。

【００３７】なお、本実施形態の機密保護機構では、Ｅ
ＥＰＲＯＭ１上の任意のＬ個のアドレスに記憶されたデ
ータがパスワードとなるが、このパスワードとなるアド
レスの範囲を限定することもできる。アドレスバス２上
のアドレスが所定のアドレス範囲内であるかどうかは、
例えば図７に示すようなアドレス評価器１３によって検
出することができる。このアドレス評価器１３は、１個
のＮＡＮＤゲート１３ａと３個のＡＮＤゲート１３ｂ〜
１３ｄと２個のインバータ１３ｅ，１３ｆと１個のＯＲ
ゲート１３ｇとからなる。そして、このアドレス評価器
１３にアドレスバス２上の４ビットのアドレスＡ0〜Ａ3
を入力すると、このアドレスＡ0〜Ａ3が“００００”〜
“０１１０”（最上位ビットをアドレスＡ3とし、
“１”をＨレベルとする）の範囲内である場合にはＨレ
ベルを出力し、それ以外の場合にはＬレベルを出力す
る。即ち、上位２ビットのアドレスＡ2，Ａ3が“００”
である場合にはＡＮＤゲート１３ｃの出力が必ずＨレベ
ルとなるので、アドレスＡ0〜Ａ3が“００００”〜“０
０１１”の範囲内では、ＯＲゲート１３ｇの出力がＨレ
ベルなる。また、上位２ビットのアドレスＡ2，Ａ3が
“０１”となる場合にのみＡＮＤゲート１３ｂの出力が
Ｈレベルとなり、下位２ビットのアドレスＡ0，Ａ1が
“１１”以外の場合、即ち“００”と“０１”と“１
０”の場合にのみＮＡＮＤゲート１３ａの出力がＨレベ
ルとなるので、アドレスＡ0〜Ａ3が“０１００”〜“０
１１０”の範囲内の場合にのみＡＮＤゲート１３ｄの出
力がＨレベルとなり、この場合にもＯＲゲート１３ｇの
出力がＨレベルとなる。そして、アドレスＡ0〜Ａ3が
“０１１１”以上になると、ＯＲゲート１３ｇの出力は
常にＬレベルとなる。したがって、このようなアドレス
評価器１３を図２に示したアドレス検査器４に追加し
て、このアドレス評価器１３がＬレベルを出力した場合
にもアドレスエラー信号ＥＲＲがＨレベルとなるように
すれば、パスワードが所定のアドレス範囲内かどうかも
検査することができる。この際、所定のアドレス範囲内
のアドレスの個数はＬ個以上でなければならず、このア
ドレスの個数をＬ個に一致させることができる。

【００３８】また、本実施形態の機密保護機構では、Ｌ
個のアドレスの指定順序は問わないが、所定の順序で指
定させるようにすることもできる。即ち、例えばパスワ
ードのアドレスＡ0〜Ａ3を“００００”〜“０１１０”
の範囲内とし、この範囲内の７個のアドレスＡ0〜Ａ3を
“００００”から順に１ずつ増分しながら全て指定した
場合にのみ適正なアドレスの指定とするようにアドレス
検査器４を構成することもできる。

【００３９】さらに、本実施形態の機密保護機構では、
パスワードが一致すると、ＥＥＰＲＯＭ１に対する書き
込みアクセスと読み出しアクセスが共に許可される。し
かし、図８に示すように、外部からの読み出し要求信号
ＲＤを無視するようにすれば、パスワードが一致した後
にも、ＥＥＰＲＯＭ１に対する書き込みアクセスは許可
するが、読み出しアクセスは許可しないようにすること
ができる。即ち、アクセスの許可を受ける者はＥＥＰＲ
ＯＭ１の記憶内容を知っているので、外部からアクセス
を行う場合、通常はデータの書き換えができれば足りる
筈である。したがって、この外部からのアクセスをデー
タの書き換えだけに限定すれば、万一パスワードが破ら
れ不法にアクセスが行われた場合にも、ＥＥＰＲＯＭ１
のデータ内容が漏洩するのを防止することができるよう
になる。

【００４０】上記実施形態のＥＥＰＲＯＭ１は、図８に
示す構成の場合を除けば単体として使用することも可能
である。そして、この場合には、常にパスワードを用い
てアクセスの許可を受ける必要がある。また、このＥＥ
ＰＲＯＭ１は、マイクロコンピュータなどに内蔵するこ
ともできる。この場合、マイクロコンピュータのＣＰＵ
は、内部データバス３を介してパスワードなしでＥＥＰ
ＲＯＭ１にアクセスを行うことができる。

【００４１】なお、上記実施形態では、ＥＥＰＲＯＭ１
の機密保護機構について説明したが、他の不揮発性半導
体記憶装置の機密保護機構であっても同様に実施可能で
ある。

【００４２】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置の機密保護機構によれば、複数のアドレスに記憶
されたデータをパスワードとして提示しなければアクセ
スを行うことができないので、不揮発性半導体記憶装置
の記憶内容を知っている者しかアクセスが許可されず、
この不揮発性半導体記憶装置の記憶内容の機密を確実に
保護することができる。しかも、この不揮発性半導体記
憶装置に記憶されたデータがそのままパスワードとなる
ので、別途パスワードを記憶させるためのメモリ容量が
不要となり、このパスワードを設定するための操作の手
間も不要となる。また、このパスワードは、十分な信頼
性が得られる任意の長に設定することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであって、ＥＥ
ＰＲＯＭの機密保護機構の構成を示すブロック図であ
る。

【図２】本発明の一実施形態を示すものであって、アド
レス検査器の構成を示すブロック図である。

【図３】本発明の一実施形態を示すものであって、比較
器の構成を示すブロック図である。

【図４】本発明の一実施形態を示すものであって、デー
タ比較器の構成を示すブロック図である。

【図５】本発明の一実施形態を示すものであって、接続
器の構成を示すブロック図である。

【図６】本発明の一実施形態を示すものであって、ＥＥ
ＰＲＯＭの機密保護機構の動作を示すタイムチャートで
ある。

【図７】本発明の一実施形態を示すものであって、アド
レス評価器の構成を示すブロック図である。

【図８】本発明の一実施形態を示すものであって、ＥＥ
ＰＲＯＭの機密保護機構の他の構成を示すブロック図で
ある。

【図９】従来例を示すものであって、マイクロコンピュ
ータに内蔵されたＥＥＰＲＯＭの機密保護機構の構成を
示すブロック図である。

【符号の説明】

１ＥＥＰＲＯＭ２アドレスバス３内部データバス４アドレス検査器６接続器７外部データバス８データ比較器９ＡＮＤゲート１０ＡＮＤゲート１２インバータ

Claims

【特許請求の範囲】

【請求項１】不揮発性半導体記憶装置の記憶データに
対して特定のハードウエアを経由した読み出しおよび／
または書き込みのアクセスを禁止するアクセス禁止手段
と、アクセス禁止手段によるアクセスの禁止時に、指定され
たアドレスから記憶データを読み出すパスワード読み出
し手段と、該パスワード読み出し手段が読み出した記憶データを、
指定されたデータと比較するパスワード比較手段と、該パスワード比較手段が所定の複数の全アドレスまたは
所定数の全アドレスについてデータの一致を検出した場
合に、アクセス禁止手段によるアクセスの禁止を解除す
るアクセス許可手段とが設けられた不揮発性半導体記憶
装置の機密保護機構。
【請求項２】マイクロコンピュータに内蔵された不揮
発性半導体記憶装置において、該不揮発性半導体記憶装置における内部のデータ端子と
外部端子との間の接続をしゃ断してアクセスを禁止する
アクセス禁止手段と、アクセス禁止手段によるアクセスの禁止時に、外部から
の書き込み要求信号を読み出し要求信号に差し替えて該
不揮発性半導体記憶装置に送るパスワード読み出し手段
と、該不揮発性半導体記憶装置における内部のデータ端子上
に読み出された記憶データと外部端子上のデータと比較
するパスワード比較手段と、該パスワード比較手段が所定の複数の全アドレスまたは
所定数の全アドレスについてデータの一致を検出した場
合に、アクセス禁止手段がしゃ断した内部のデータ端子
と外部端子との間の接続を回復させてアクセスの禁止を
解除するアクセス許可手段とが設けられた不揮発性半導
体記憶装置の機密保護機構。
【請求項３】前記アクセス許可手段が、所定の複数の
全アドレスまたは所定数の全アドレスについて、重複す
ることなく順に各アドレスが指定されると共に、各アド
レスのデータが全て連続して一致した場合に限り、アク
セス禁止手段によるアクセスの禁止を解除するものであ
る請求項１または２記載の不揮発性半導体記憶装置の機
密保護機構。