JPH02230321A - 多ビット一致回路 - Google Patents
多ビット一致回路Info
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- JPH02230321A JPH02230321A JP1050779A JP5077989A JPH02230321A JP H02230321 A JPH02230321 A JP H02230321A JP 1050779 A JP1050779 A JP 1050779A JP 5077989 A JP5077989 A JP 5077989A JP H02230321 A JPH02230321 A JP H02230321A
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- Japan
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- circuit
- data
- gate
- bit
- control signal
- Prior art date
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- 230000004044 response Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
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- General Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、セキュリティ回路等に設けられるもので、例
えば２組のキーコードを照合して一致するかどうかを判
定する多ビット一致回路に関するものである。
えば２組のキーコードを照合して一致するかどうかを判
定する多ビット一致回路に関するものである。
（従来の技術）
従来、２組の複数の信号群を比較して一致の有無を判定
し、各種の制御をすることが広く行われている。その一
般的な多ビット一致回路を第２図に示す。
し、各種の制御をすることが広く行われている。その一
般的な多ビット一致回路を第２図に示す。
この多ビット一致回路は、データ群ａｏ，ａｌ，・・・
を記憶するラッチカウンタ、メモリセル等の一連の記憶
素子群ｌと、データ群ｂＯ，ｂｌ．・・・を記憶するラ
ッチカウンタ、メモリセル等の一連の記憶素子群２とを
備え、その出力側には一連のＦＯＲゲート（排他的論理
和ゲート）で構成されるコンパレータ３が接続され、さ
らにその出力側にＡＮＤゲート４が接続されている。
を記憶するラッチカウンタ、メモリセル等の一連の記憶
素子群ｌと、データ群ｂＯ，ｂｌ．・・・を記憶するラ
ッチカウンタ、メモリセル等の一連の記憶素子群２とを
備え、その出力側には一連のＦＯＲゲート（排他的論理
和ゲート）で構成されるコンパレータ３が接続され、さ
らにその出力側にＡＮＤゲート４が接続されている。
この多ビット一致回路では、記憶素子群１と２のそれぞ
れのデータａＱ，ａｌ，＝−・とｂＯ，ｂｌ，・・・を
コンバレータ３で比較し、その比較結果の論理積をＡＮ
Ｄゲート４で求めて一致信号を出力する。
れのデータａＱ，ａｌ，＝−・とｂＯ，ｂｌ，・・・を
コンバレータ３で比較し、その比較結果の論理積をＡＮ
Ｄゲート４で求めて一致信号を出力する。
この種の多ビット一致回路では、比較対象のデータ数が
多い場合でも、それらをコンパレータ３により一度に比
較するので、処理時間が速い。しかし、データ数に応じ
た数のＥＯＲゲートが必要となるため、素子数が多くな
り、その形成面積が大きくなるという欠点があった。
多い場合でも、それらをコンパレータ３により一度に比
較するので、処理時間が速い。しかし、データ数に応じ
た数のＥＯＲゲートが必要となるため、素子数が多くな
り、その形成面積が大きくなるという欠点があった。
そこで、このような欠点を解決するため、従来、例えば
特開昭５６−１２０２２４号公報の技術が提案されてい
る。
特開昭５６−１２０２２４号公報の技術が提案されてい
る。
第３図は、前記文献に記載された従来の多ビット一致回
銘の構成図である。
銘の構成図である。
この多ビット一致回路は、桁数設定信号ＫＯ〜Ｋ３によ
り桁数が設定される時分割式カウンタ１１．１２を備え
、そのカウンタ１１，１２のコード出力Ａ〜Ｄがコンパ
レータ１３に接続されている。コンパレータ１３の出力
Ａ＝ＢはＡＮＤゲート１４に接続され、そのＡＮＤゲー
ト１４の出力が、セット信号Ｓによりセットされクロッ
ク信号ＤＯ〜Ｄ３に同期してラッチ動作を行うフリップ
フロップ（以下、ＦＦという＞１５．１６に接続されて
いる。
り桁数が設定される時分割式カウンタ１１．１２を備え
、そのカウンタ１１，１２のコード出力Ａ〜Ｄがコンパ
レータ１３に接続されている。コンパレータ１３の出力
Ａ＝ＢはＡＮＤゲート１４に接続され、そのＡＮＤゲー
ト１４の出力が、セット信号Ｓによりセットされクロッ
ク信号ＤＯ〜Ｄ３に同期してラッチ動作を行うフリップ
フロップ（以下、ＦＦという＞１５．１６に接続されて
いる。
この多ビット一致回路において、カウンタ１１．１２の
コード出力Ａ−Ｄ，Ａ〜Ｄはそれぞれ順番に一つずつコ
ンパレータ１３に送られ、そのコンバレータ１３で時分
割的に比較が行われる。コンパレータ１３の出力Ａ＝Ｂ
は、ＡＮＤゲート１４を通してＦＦ１５，１６にラッチ
され、そのＡＮＤゲート１４及びＦＦ１５，１６により
一度も不一致の検出がなされなかった場合、最終的にＦ
Ｆ１６から一致信号が出力される。この一致回路では、
コード出力Ａ〜ＤとＡ〜Ｄを時分割的に比較しているの
で、比較すべきデータ数が多い場合でも、回路構成素子
数を少なくできるという利点を有している。
コード出力Ａ−Ｄ，Ａ〜Ｄはそれぞれ順番に一つずつコ
ンパレータ１３に送られ、そのコンバレータ１３で時分
割的に比較が行われる。コンパレータ１３の出力Ａ＝Ｂ
は、ＡＮＤゲート１４を通してＦＦ１５，１６にラッチ
され、そのＡＮＤゲート１４及びＦＦ１５，１６により
一度も不一致の検出がなされなかった場合、最終的にＦ
Ｆ１６から一致信号が出力される。この一致回路では、
コード出力Ａ〜ＤとＡ〜Ｄを時分割的に比較しているの
で、比較すべきデータ数が多い場合でも、回路構成素子
数を少なくできるという利点を有している。
（発明が解決しようとする課題）
しかしながら、上記構成の回路では、次のよう゛なか課
題があった。
題があった。
従来の第２図の回路では、処理時間が速いが、ＦＯＲゲ
ートを多数用いなければならず、回路構成素子数が多く
なるという欠点を有している。
ートを多数用いなければならず、回路構成素子数が多く
なるという欠点を有している。
一方、この欠点を時分割で解決している第３図の回路で
は、比較すべきデータ数が多い場合、処理時間が長くな
り、高速に比較しなければならないシステムにおいては
不向きである。その上、メモリセルやラッチ回路等に蓄
えられた信号を比較する場合には、それらを直接比較す
ることができず、カウンタ１１，１２を設け、そのカウ
ンタ１１，１２を介して比較動作を行わなければならず
、回路数の増大を招き、技術的に十分満足のゆくものが
得られなかった。
は、比較すべきデータ数が多い場合、処理時間が長くな
り、高速に比較しなければならないシステムにおいては
不向きである。その上、メモリセルやラッチ回路等に蓄
えられた信号を比較する場合には、それらを直接比較す
ることができず、カウンタ１１，１２を設け、そのカウ
ンタ１１，１２を介して比較動作を行わなければならず
、回路数の増大を招き、技術的に十分満足のゆくものが
得られなかった。
本発明は前記従来技術が持っていた課題として、回．￥
［成素子数が多く、処理時間が長いという点について解
決した多ビット一致回路を提供するものである。
［成素子数が多く、処理時間が長いという点について解
決した多ビット一致回路を提供するものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、２進数で表現され
るｉ個（但し，ｉは複数）の第１のデータと、２進数で
表現されるｉ個の第２のデータとを比較して両者の一致
、不一致を検出する多ビット一致回路において、ソース
またはドレインが第１の制御信号に接続され前記第１の
データの内容によりオン，オフ動作するｉ個の第１のＦ
ＥＴと、ソースまたはドレインがｉ個のノードにそれぞ
れ接続され前記第２のデータの内容によりオン，オフ動
作するｉ個の第２のＦＥＴと、ソースまたはドレインの
いずれか一方が前記第ｌのＦＥＴのドレインまたはソー
スに他方が前記各ノードにそれぞれ接続され第２の制御
信号によりオン．オフ動作するｉ個の第３のＦＥＴと、
ソースまたはドレインのいずれか一方が前記第２のＦＥ
Ｔのドレインまたはソースに他方が第３の制御信号にそ
れぞれ接続され第４の制御信号にりオン，オフ動作する
ｉ個の第４のＦＥＴと、前記ｉ個のノードの否定論理和
を求める論理回路と、前記第１から第４の制御信号に同
期して前記論理回路の出力をラッチする第１のＦＦと、
前記第１から第４の制御信号に同期して前記第１のＦＦ
の出力をラッチする第２のＦＦと、前記第１と第２のＦ
Ｆの出力の論理積を求めるＡＮＤゲートとを、備えたも
のである。
るｉ個（但し，ｉは複数）の第１のデータと、２進数で
表現されるｉ個の第２のデータとを比較して両者の一致
、不一致を検出する多ビット一致回路において、ソース
またはドレインが第１の制御信号に接続され前記第１の
データの内容によりオン，オフ動作するｉ個の第１のＦ
ＥＴと、ソースまたはドレインがｉ個のノードにそれぞ
れ接続され前記第２のデータの内容によりオン，オフ動
作するｉ個の第２のＦＥＴと、ソースまたはドレインの
いずれか一方が前記第ｌのＦＥＴのドレインまたはソー
スに他方が前記各ノードにそれぞれ接続され第２の制御
信号によりオン．オフ動作するｉ個の第３のＦＥＴと、
ソースまたはドレインのいずれか一方が前記第２のＦＥ
Ｔのドレインまたはソースに他方が第３の制御信号にそ
れぞれ接続され第４の制御信号にりオン，オフ動作する
ｉ個の第４のＦＥＴと、前記ｉ個のノードの否定論理和
を求める論理回路と、前記第１から第４の制御信号に同
期して前記論理回路の出力をラッチする第１のＦＦと、
前記第１から第４の制御信号に同期して前記第１のＦＦ
の出力をラッチする第２のＦＦと、前記第１と第２のＦ
Ｆの出力の論理積を求めるＡＮＤゲートとを、備えたも
のである。
（作用）
本発明によれば、以上のように多ビット一致回路を構成
したので、第１〜第４のＦＥＴ及び論理回路は、第１〜
第４の制御信号に基づき第１と第２のデータを比較する
。第１と第２のＦＦは、第１〜第４の制御信号に同期し
て前記比較結果をラッチする。この第１と第２のＦＦの
出力の論理和がＡＮＤゲートでとられ、そのＡＮＤゲー
トから一致信号が出力される。従って、前記課題を解決
できるのである。
したので、第１〜第４のＦＥＴ及び論理回路は、第１〜
第４の制御信号に基づき第１と第２のデータを比較する
。第１と第２のＦＦは、第１〜第４の制御信号に同期し
て前記比較結果をラッチする。この第１と第２のＦＦの
出力の論理和がＡＮＤゲートでとられ、そのＡＮＤゲー
トから一致信号が出力される。従って、前記課題を解決
できるのである。
（実施例）
第１図は本発明の一実施例を示す多ビット一致回路の回
路図、第４図はその多ビット一致回路を内蔵した例えば
２５６Ｋビットのセキュリティ機能付きＥＥＰＲＯＭ
（電気的再書込み可能なプログラマブルＲＯＭ＞の全体
の概略構成図である。
路図、第４図はその多ビット一致回路を内蔵した例えば
２５６Ｋビットのセキュリティ機能付きＥＥＰＲＯＭ
（電気的再書込み可能なプログラマブルＲＯＭ＞の全体
の概略構成図である。
先ず、第４図の回路について説明すると、このセキュリ
ティ機能付きＥＥＰＲＯＭは、キーコード入力しなけれ
ばメモリアレイの一部または全部が読出しあるいは書込
みが行えない構成になっている。即ち、このＥＥＰＲＯ
Ｍは、多数のメモリセルを有するメモリアレイ２０を備
え、そのメモリアレイ２０には例えば５１２本のワード
線２１を介してアドレス解読用の行デコーダ２３が接続
されると共に、例えば５１２本のビット線２２を介して
信号選択用のマルチプレクサ２４が接続されている。マ
ルチプレクサ２４は、アドレス解読用の列デコーダ２５
の出力により信号選択動作を行うもので、リード／ライ
ト入出力回路（以下、Ｒ／Ｗ入出力回路という》２６に
接続されている。
ティ機能付きＥＥＰＲＯＭは、キーコード入力しなけれ
ばメモリアレイの一部または全部が読出しあるいは書込
みが行えない構成になっている。即ち、このＥＥＰＲＯ
Ｍは、多数のメモリセルを有するメモリアレイ２０を備
え、そのメモリアレイ２０には例えば５１２本のワード
線２１を介してアドレス解読用の行デコーダ２３が接続
されると共に、例えば５１２本のビット線２２を介して
信号選択用のマルチプレクサ２４が接続されている。マ
ルチプレクサ２４は、アドレス解読用の列デコーダ２５
の出力により信号選択動作を行うもので、リード／ライ
ト入出力回路（以下、Ｒ／Ｗ入出力回路という》２６に
接続されている。
Ｒ／Ｗ入出力回路２６は、センスアンプと、書込みデー
タＤｉの入力及び読出しデータＤｏの出力を行う入／出
力バッファとで、構成されている。
タＤｉの入力及び読出しデータＤｏの出力を行う入／出
力バッファとで、構成されている。
メモリアレイ２０のビット線２２は、ノードＮＯ．Ｎｌ
，Ｎ２・・・を介して行ラインメモリ２７に接続され、
その行ラインメモリ２７がページラッチ回路２８に接続
されている。
，Ｎ２・・・を介して行ラインメモリ２７に接続され、
その行ラインメモリ２７がページラッチ回路２８に接続
されている。
行ラインメモリ２７は、メモリアレイ２０と同じセルを
用いてアレイに１行追加する形で設けられたもので、制
御信号発生回８２９から出力される第１，第２の制御信
号ＳＬ，８２に基づき、キーコードの記憶とその読出し
を行う機能を有している。ページラッチ回路２８は、ビ
ット線一本に一つの割合で接続されるもので、制御信号
発生回路２９から出力される第３．第４の制御信号Ｓ３
，Ｓ４により＄１１御され、メモリアレイ２０への書込
みデータを保持するラッチ回路と、キーコードの比較を
行うコンパレータとで構成されている。このページラッ
チ回路２８の出力側の共通ノードＮＯｒには、一致信号
ＯｔｌＴを出力する一致検出回路３０が接続されている
， 次に、第１図の多ビット一致回路の構成を説明する。
用いてアレイに１行追加する形で設けられたもので、制
御信号発生回８２９から出力される第１，第２の制御信
号ＳＬ，８２に基づき、キーコードの記憶とその読出し
を行う機能を有している。ページラッチ回路２８は、ビ
ット線一本に一つの割合で接続されるもので、制御信号
発生回路２９から出力される第３．第４の制御信号Ｓ３
，Ｓ４により＄１１御され、メモリアレイ２０への書込
みデータを保持するラッチ回路と、キーコードの比較を
行うコンパレータとで構成されている。このページラッ
チ回路２８の出力側の共通ノードＮＯｒには、一致信号
ＯｔｌＴを出力する一致検出回路３０が接続されている
， 次に、第１図の多ビット一致回路の構成を説明する。
この多ビット一致回路は、予め行ラインメモリ２７に記
憶されたキーコードと、ページラッチ回路２８にラッチ
された入力キーコードとの一致、不一致を判定するもの
である。そのうち行ラインメモリ２７は、フローティン
グゲートに正及び負の電荷を蓄えることによりデータが
記憶されるＦＬＯＴＯＸ構造のｉ個の第１のＦＥＴ （
電界効果トランジスタ）４１−０．４１−１．４１−２
・・・と、それらに直列に接続されたｉ個の選択用の第
３のＦＥＴ４３−０．４３−１．４３−２・・・とを備
えている。ＦＥＴ４１−０．４１−１・・・のソースは
第１の制御信号Ｓ１に、ＦＥＴ４３−０．４３−１・・
・のゲートは第２の制御信号Ｓ２にそれぞれ共通接続さ
れ、さらにそのＦＥＴ４３−０．４３−１・・・のソー
スがｉ個のノードＮｏ，Ｎｌ，Ｎ２・・・にそれぞれ接
続されている。ページラッチ回路２８は、入力キーコー
ドを保持するｉ個のラッチ回路４６−０．４６−１．４
６−２・・・と、コンパレー夕を構成する各ｉ個の第２
．第４及び第５のＦＥＴ４２−０．４２−１・・・，４
４−０．４４−１・・・．４５−０．４５−１・・・と
で、構成されている。ＦＥＴ４２−０．４２−１・・・
とＦＥＴ４４−０．４４−１・・・は、それぞれ直列に
接続されたＮチャネルのエンハンスメント型トランジス
タであり、そのＦＥＴ４２−０．４２−１・・・のゲー
トがラッチ回路４６−０．４６−１・・・の出力に、ソ
ースがノードＮｏ，Ｎｌ・・・にそれぞれ接続されてい
る。ＦＥ７４４＝０．４４−１・・・のゲートは第４の
制御信号Ｓ４に、ドレインは第３の制御信号Ｓ３にそれ
ぞれ共通接続されている。また、ＦＥＴ４５−０．４５
−１・・・は、そのゲートがノードＮｏ，Ｎｌ・・・に
、そのソースが接地電位Ｖｓｓに、そのドレインが共通
ノードＮｏｒにそれぞれ接続されている。
憶されたキーコードと、ページラッチ回路２８にラッチ
された入力キーコードとの一致、不一致を判定するもの
である。そのうち行ラインメモリ２７は、フローティン
グゲートに正及び負の電荷を蓄えることによりデータが
記憶されるＦＬＯＴＯＸ構造のｉ個の第１のＦＥＴ （
電界効果トランジスタ）４１−０．４１−１．４１−２
・・・と、それらに直列に接続されたｉ個の選択用の第
３のＦＥＴ４３−０．４３−１．４３−２・・・とを備
えている。ＦＥＴ４１−０．４１−１・・・のソースは
第１の制御信号Ｓ１に、ＦＥＴ４３−０．４３−１・・
・のゲートは第２の制御信号Ｓ２にそれぞれ共通接続さ
れ、さらにそのＦＥＴ４３−０．４３−１・・・のソー
スがｉ個のノードＮｏ，Ｎｌ，Ｎ２・・・にそれぞれ接
続されている。ページラッチ回路２８は、入力キーコー
ドを保持するｉ個のラッチ回路４６−０．４６−１．４
６−２・・・と、コンパレー夕を構成する各ｉ個の第２
．第４及び第５のＦＥＴ４２−０．４２−１・・・，４
４−０．４４−１・・・．４５−０．４５−１・・・と
で、構成されている。ＦＥＴ４２−０．４２−１・・・
とＦＥＴ４４−０．４４−１・・・は、それぞれ直列に
接続されたＮチャネルのエンハンスメント型トランジス
タであり、そのＦＥＴ４２−０．４２−１・・・のゲー
トがラッチ回路４６−０．４６−１・・・の出力に、ソ
ースがノードＮｏ，Ｎｌ・・・にそれぞれ接続されてい
る。ＦＥ７４４＝０．４４−１・・・のゲートは第４の
制御信号Ｓ４に、ドレインは第３の制御信号Ｓ３にそれ
ぞれ共通接続されている。また、ＦＥＴ４５−０．４５
−１・・・は、そのゲートがノードＮｏ，Ｎｌ・・・に
、そのソースが接地電位Ｖｓｓに、そのドレインが共通
ノードＮｏｒにそれぞれ接続されている。
一致検出回路３０は、プルアップ用のＰチャネル型ＦＥ
Ｔ５１と、Ｎチャネル型ＦＥＴ５２と、第１，第２のＦ
Ｆ５３，５４と、ＡＮＤゲート５５とを備えている。Ｆ
ＥＴ５１，５２は電源電位Ｖｃｃと接地電位Ｖｓｓ間に
直列に接続され、そのゲートがリセット信号Ｒに共通接
続されると共′に、ＦＥＴ５１のソース及びＦＥＴ５２
のドレインが共通ノードＮｏｒに接続されてＦＥＴ４５
−０．４５−１・・・と共にレシオ型のＮＯＲ回路を構
成している。第１．第２のＦＦ５３，５４は、制御信号
８１〜Ｓ４に同期したクロック信号φの立下がりにより
入力を取り込む機能を有し、第１のＦＦ５３の入力端子
Ｄ１が共通ノードＮｏｒに、リセット端子Ｒ１がリセッ
ト信号Ｒに、クロック端子ＣＫＩがクロック信号φにそ
れぞれ接続されている。第２のＦＦ５４の入力端子Ｄ２
は出力端子Ｄ２に、リセット端子Ｒ２はリセット信号Ｒ
に、クロック端子ＣＫ２は夕ロック信号φにそれぞれ接
続されている。第１，第２のＦＦ５３，５４の出力端子
Ｑｌ，Ｑ２は、一致信号ＯＵＴ出力用の２人力ＡＮＤゲ
ート５５に接続されている。
Ｔ５１と、Ｎチャネル型ＦＥＴ５２と、第１，第２のＦ
Ｆ５３，５４と、ＡＮＤゲート５５とを備えている。Ｆ
ＥＴ５１，５２は電源電位Ｖｃｃと接地電位Ｖｓｓ間に
直列に接続され、そのゲートがリセット信号Ｒに共通接
続されると共′に、ＦＥＴ５１のソース及びＦＥＴ５２
のドレインが共通ノードＮｏｒに接続されてＦＥＴ４５
−０．４５−１・・・と共にレシオ型のＮＯＲ回路を構
成している。第１．第２のＦＦ５３，５４は、制御信号
８１〜Ｓ４に同期したクロック信号φの立下がりにより
入力を取り込む機能を有し、第１のＦＦ５３の入力端子
Ｄ１が共通ノードＮｏｒに、リセット端子Ｒ１がリセッ
ト信号Ｒに、クロック端子ＣＫＩがクロック信号φにそ
れぞれ接続されている。第２のＦＦ５４の入力端子Ｄ２
は出力端子Ｄ２に、リセット端子Ｒ２はリセット信号Ｒ
に、クロック端子ＣＫ２は夕ロック信号φにそれぞれ接
続されている。第１，第２のＦＦ５３，５４の出力端子
Ｑｌ，Ｑ２は、一致信号ＯＵＴ出力用の２人力ＡＮＤゲ
ート５５に接続されている。
第５図は第１図の信号波形図であり、この図を参照しつ
つ第１図及び第４図の動作を説明する。
つ第１図及び第４図の動作を説明する。
なお、第５図において、ノードＮｉ （＝ＮＯ，Ｎｌ，
Ｎ２・・・）は、その初期値が低レベル（以下、′“Ｌ
”という）で、下記の動作時間内にサブスレッショルド
電流、接合リーク電流によってロジックレベルが反転し
ない程に十分大きな容量が備われているものとする。制
御信号８１〜Ｓ４及びクロツク信号φは図のように５ス
テップＴ１〜Ｔ５に分けて入力する。また、ラッチ回路
４６−ｉ（＝４６−０．４６−１．４６−２・・・）に
１１ ０ Ｉ１が記憶されている場合、図中の実線は４
６−ｉ＝′“０′゜、破線は４６−ｉ＝”１”を示し、
反対にラッチ回路４６−ｉに“１′゜が記憶されている
場合、図中の実線は４６−ｉ＝”１’”、破線は４６ー
ｉ＝′″０”を示す。
Ｎ２・・・）は、その初期値が低レベル（以下、′“Ｌ
”という）で、下記の動作時間内にサブスレッショルド
電流、接合リーク電流によってロジックレベルが反転し
ない程に十分大きな容量が備われているものとする。制
御信号８１〜Ｓ４及びクロツク信号φは図のように５ス
テップＴ１〜Ｔ５に分けて入力する。また、ラッチ回路
４６−ｉ（＝４６−０．４６−１．４６−２・・・）に
１１ ０ Ｉ１が記憶されている場合、図中の実線は４
６−ｉ＝′“０′゜、破線は４６−ｉ＝”１”を示し、
反対にラッチ回路４６−ｉに“１′゜が記憶されている
場合、図中の実線は４６−ｉ＝”１’”、破線は４６ー
ｉ＝′″０”を示す。
先ず、第４図において、キーを解こうとするユーザが図
示しない入力装置を用いてキーコードを入力すると、そ
のキーコードはＲ／Ｗ入出力回路２６、マルチプレクサ
２４、ビット線２２、メモリアレイ２０、及び行ライン
メモリ２７を通してページラッチ回路２８中のラッチ回
路４６−ｉにラッチされる。このラッチ回＃１４６＝ｉ
にキーコード′゛１゜゜がラッチされると、その出力｛
則のＦＥＴ４２−０．４２−１・・・がオンし、反対に
キーコード゛０”がラッチされると、その出力１則のＦ
ＥＴ４２−０．４２〜１・・・がオフ状態となる。
示しない入力装置を用いてキーコードを入力すると、そ
のキーコードはＲ／Ｗ入出力回路２６、マルチプレクサ
２４、ビット線２２、メモリアレイ２０、及び行ライン
メモリ２７を通してページラッチ回路２８中のラッチ回
路４６−ｉにラッチされる。このラッチ回＃１４６＝ｉ
にキーコード′゛１゜゜がラッチされると、その出力｛
則のＦＥＴ４２−０．４２−１・・・がオンし、反対に
キーコード゛０”がラッチされると、その出力１則のＦ
ＥＴ４２−０．４２〜１・・・がオフ状態となる。
そして第５図のステップＴ１において、制御信号Ｓ３，
８４が゛Ｈ”、ＳＬ，Ｓ２が低レベル（以下、ＩＩ Ｌ
ＩＴという）であるなめ、ＦＥＴ４４−０．４４−１
・・・がオンし、“１′゜のキーコードがラッチされて
いるラッチ回路４６−ｉの出力側ＦＥＴ４２−０，４２
二１・・・を通してノードＮｉが充電される。ステップ
Ｔ２において制御信号Ｓ２が“Ｈ”、Ｓ４が゛Ｉ Ｌ
Ｉ１、クロック信号φが′“Ｈ”になると、ＦＥＴ４３
−０．４３−１・・・がオン、ＦＥＴ４４−０．４４−
１・・・がオフ状態となる。ＦＥＴ４ １−．ｉ （＝
ＦＥＴ４ １−０．４ １−１・・・》には予め゛１′
′．“゜０″のキーコードが記憶され、１１ １ ＩＩ
のキーコードが記憶されているＦＥＴ４１−ｉはオン、
“０″のキーコードが記憶されているＦＥＴ４１−ｉは
オフ状態となっている。そのため、ＦＥＴ４３−０．４
３−１・・・がオンすると、そのＦＥＴ４３−０．４２
−１・・・を通して、″゜１′′が記憶されているＦＥ
Ｔ４１−ｉ側のノードＮｉが１１ Ｌ ＩＩの制御信号
Ｓ１へ放電され、″゛Ｈ″から゛Ｌ″となる。ここで、
ラッチ回路４６−ｉ＝“１″及びＦＥＴ４１−ｉ＝ ”
Ｏ゜゜の組合せのノードＮｉが一本でも存在すると、そ
のノードＮｉが“Ｌ”とならないので、それに接続され
たＦＥＴ４５−ｉ （＝４５−０．４５−１・・・》が
オン状悪のままとなり、共通ノードＮｏｒが゛０”のま
まとなる。
８４が゛Ｈ”、ＳＬ，Ｓ２が低レベル（以下、ＩＩ Ｌ
ＩＴという）であるなめ、ＦＥＴ４４−０．４４−１
・・・がオンし、“１′゜のキーコードがラッチされて
いるラッチ回路４６−ｉの出力側ＦＥＴ４２−０，４２
二１・・・を通してノードＮｉが充電される。ステップ
Ｔ２において制御信号Ｓ２が“Ｈ”、Ｓ４が゛Ｉ Ｌ
Ｉ１、クロック信号φが′“Ｈ”になると、ＦＥＴ４３
−０．４３−１・・・がオン、ＦＥＴ４４−０．４４−
１・・・がオフ状態となる。ＦＥＴ４ １−．ｉ （＝
ＦＥＴ４ １−０．４ １−１・・・》には予め゛１′
′．“゜０″のキーコードが記憶され、１１ １ ＩＩ
のキーコードが記憶されているＦＥＴ４１−ｉはオン、
“０″のキーコードが記憶されているＦＥＴ４１−ｉは
オフ状態となっている。そのため、ＦＥＴ４３−０．４
３−１・・・がオンすると、そのＦＥＴ４３−０．４２
−１・・・を通して、″゜１′′が記憶されているＦＥ
Ｔ４１−ｉ側のノードＮｉが１１ Ｌ ＩＩの制御信号
Ｓ１へ放電され、″゛Ｈ″から゛Ｌ″となる。ここで、
ラッチ回路４６−ｉ＝“１″及びＦＥＴ４１−ｉ＝ ”
Ｏ゜゜の組合せのノードＮｉが一本でも存在すると、そ
のノードＮｉが“Ｌ”とならないので、それに接続され
たＦＥＴ４５−ｉ （＝４５−０．４５−１・・・》が
オン状悪のままとなり、共通ノードＮｏｒが゛０”のま
まとなる。
ステップＴ３において、制御信号Ｓ１が“Ｈ″Ｓ３が“
Ｌ′”、クロック信号φが゛Ｌｌｌになると、共通ノー
ドＮｏｒのデータは第１のＦＦ５３にラッチされる。こ
の際、゛１′゜が記憶されているＦＥＴ４１−ｉ側のノ
ードＮｉは、制御信号Ｓ１の“ＨＩＴへの立上がりによ
り、ＦＥＴ４３−ｉ （＝４３−０．４３−１・・・）
を通してチャージアップされる．ステップＴ４において
、制御信号Ｓ２が゛Ｌ”、Ｓ４が゛゜Ｈ″゜になると、
“１”がラッチされているラッチ回路４６−ｉ側のノー
ドＮｉがＦＥＴ４４−ｉを通して“゜Ｌ′゜の制御信号
Ｓ３側へ放電される。このステップＴ４では、ラッチ回
路４６−ｉ＝“０′″及びＦＥＴ４１−ｉ＝”１″゜の
組合せのノードＮｉが一本でも存在する場合、そのノー
ドＮｉが“Ｈ”のままであるので、それに接続されたＦ
ＥＴ４５−ｉがオン状態を維持し、共通ノードＮｏｒが
゛０′゜のままとなる。
Ｌ′”、クロック信号φが゛Ｌｌｌになると、共通ノー
ドＮｏｒのデータは第１のＦＦ５３にラッチされる。こ
の際、゛１′゜が記憶されているＦＥＴ４１−ｉ側のノ
ードＮｉは、制御信号Ｓ１の“ＨＩＴへの立上がりによ
り、ＦＥＴ４３−ｉ （＝４３−０．４３−１・・・）
を通してチャージアップされる．ステップＴ４において
、制御信号Ｓ２が゛Ｌ”、Ｓ４が゛゜Ｈ″゜になると、
“１”がラッチされているラッチ回路４６−ｉ側のノー
ドＮｉがＦＥＴ４４−ｉを通して“゜Ｌ′゜の制御信号
Ｓ３側へ放電される。このステップＴ４では、ラッチ回
路４６−ｉ＝“０′″及びＦＥＴ４１−ｉ＝”１″゜の
組合せのノードＮｉが一本でも存在する場合、そのノー
ドＮｉが“Ｈ”のままであるので、それに接続されたＦ
ＥＴ４５−ｉがオン状態を維持し、共通ノードＮｏｒが
゛０′゜のままとなる。
ステップＴ５において、制御信号ＳＬ，８４及びクロッ
ク信号φが“Ｌ”に立下がると、第１のＦＦ５３のデー
タが第２のＦＦ５４にラッチされると共に、共通ノード
Ｎｏｒのデータが第１のＦＦ５３にラッチされる。そし
て第１および第２のＦＦ５３．５４の出力が共に“１゜
゛の場合のみ、ＡＮＤゲート５５から出力される一致信
号ＯＵＴが゛１′゜になる。つまり、予めＦＥＴ４１−
ｉに記憶されているキーコードと、ラッチ回路４６一ｉ
にラッチされた入力キーコードとが、一致したときに一
致信号ＯＵＴが“１′′となる。
ク信号φが“Ｌ”に立下がると、第１のＦＦ５３のデー
タが第２のＦＦ５４にラッチされると共に、共通ノード
Ｎｏｒのデータが第１のＦＦ５３にラッチされる。そし
て第１および第２のＦＦ５３．５４の出力が共に“１゜
゛の場合のみ、ＡＮＤゲート５５から出力される一致信
号ＯＵＴが゛１′゜になる。つまり、予めＦＥＴ４１−
ｉに記憶されているキーコードと、ラッチ回路４６一ｉ
にラッチされた入力キーコードとが、一致したときに一
致信号ＯＵＴが“１′′となる。
この一致信号ＯＵＴはＥＥＰＲＯＭの各種の制御信号と
して用いられる。例えば、一致信号ＯＵＴが“１″の場
合、第４図のメモリセルアレイ２０の一部または全部が
読出しあるいは書込み可能状態となる。メモリセルアレ
イ２０中のデータを読出す場合、行デコーダ２３により
ワード線２１の一本が選択され、それに接続されたメモ
リセルのデータがビット線２２へ出力される。すると、
列デコーダ２５及びマルチプレクサ２４により、ビット
線２２の一本が選択され、そのビット線上のデータがＲ
／Ｗ入出力回路２６で増幅された後、読出しデータＤＯ
として出力される。メモリセルアレイ２０ヘデータを書
込む場合、書込みデータＤｉはＲ／Ｗ入出力回路２６、
マルチブレクサ２４、メモリアレイ２０及び行ラインメ
モリ２７を介してページラッチ回路２８にラッチされた
後、行デコーダ２３及びマルチプレクサ２４により選択
されたメモリセルに一括して書込まれる。
して用いられる。例えば、一致信号ＯＵＴが“１″の場
合、第４図のメモリセルアレイ２０の一部または全部が
読出しあるいは書込み可能状態となる。メモリセルアレ
イ２０中のデータを読出す場合、行デコーダ２３により
ワード線２１の一本が選択され、それに接続されたメモ
リセルのデータがビット線２２へ出力される。すると、
列デコーダ２５及びマルチプレクサ２４により、ビット
線２２の一本が選択され、そのビット線上のデータがＲ
／Ｗ入出力回路２６で増幅された後、読出しデータＤＯ
として出力される。メモリセルアレイ２０ヘデータを書
込む場合、書込みデータＤｉはＲ／Ｗ入出力回路２６、
マルチブレクサ２４、メモリアレイ２０及び行ラインメ
モリ２７を介してページラッチ回路２８にラッチされた
後、行デコーダ２３及びマルチプレクサ２４により選択
されたメモリセルに一括して書込まれる。
本実施例では、次のような利点を有している。
（ａ） 書込み用ページラッチ回路２８あるいは行ラ
インメモリ２７を有効に利用する場合、既存のページラ
ッチ回路２８に、１ノードＮｉ当り、２個のＦＥＴ４４
−ｉ．４５−ｉを追加し、その他周辺回路として制御信
号発生回路２９及び一致検出回路３０を追加するだけで
、多ビット一致回路を作ることができる。一般的には比
較すべき１対の１ビットデータ当り最高５個のトランジ
スタ４１−ｉ〜４５−ｉによりコンバレータを作ること
が可能であり、数百、数千の数多いデータを比較する場
合、第２図のようにＥＯＲゲートを使う回路に比べて素
子数が格段に少なくなる。また、第３図の回路に比べて
カウンタ１１，１２が不要になり、回路数の削減と回路
形成面積の縮小化が図れる。
インメモリ２７を有効に利用する場合、既存のページラ
ッチ回路２８に、１ノードＮｉ当り、２個のＦＥＴ４４
−ｉ．４５−ｉを追加し、その他周辺回路として制御信
号発生回路２９及び一致検出回路３０を追加するだけで
、多ビット一致回路を作ることができる。一般的には比
較すべき１対の１ビットデータ当り最高５個のトランジ
スタ４１−ｉ〜４５−ｉによりコンバレータを作ること
が可能であり、数百、数千の数多いデータを比較する場
合、第２図のようにＥＯＲゲートを使う回路に比べて素
子数が格段に少なくなる。また、第３図の回路に比べて
カウンタ１１，１２が不要になり、回路数の削減と回路
形成面積の縮小化が図れる。
（ｂ） 第３図の回路では、比較すべきデータの数だ
けの比較時間（ステップ時間）を必要とするのに対し、
本実施例ではデータの数にかかわらず５ステップで比較
動作が終了し、処理時間の高速化が図れる。即ち、第３
図の回路では時分割で１個ずつデータを比較するのに対
し、本実施例ではデータ同士を一括で比較するが、その
比較の際の排他的論理和を時分割で２度に分けて行うの
で、処理時間が速い。なお、本実施例では第２図に比べ
、処理時間が２倍かかるが、素子数が大幅に削減できる
ため、その利点が大きい。
けの比較時間（ステップ時間）を必要とするのに対し、
本実施例ではデータの数にかかわらず５ステップで比較
動作が終了し、処理時間の高速化が図れる。即ち、第３
図の回路では時分割で１個ずつデータを比較するのに対
し、本実施例ではデータ同士を一括で比較するが、その
比較の際の排他的論理和を時分割で２度に分けて行うの
で、処理時間が速い。なお、本実施例では第２図に比べ
、処理時間が２倍かかるが、素子数が大幅に削減できる
ため、その利点が大きい。
なお、本発明は図示の実施例に限定されず、例えば、ビ
ット数を増加したり、ＥＥＰＲＯＭ以外に本発明を適用
してラッチデータとラツチデータとの比較や、メモリセ
ルデータとメモリセルデータとの比較等を行う等、種々
の一致判定に使用することが可能である。
ット数を増加したり、ＥＥＰＲＯＭ以外に本発明を適用
してラッチデータとラツチデータとの比較や、メモリセ
ルデータとメモリセルデータとの比較等を行う等、種々
の一致判定に使用することが可能である。
《発明の効果》
以上詳細に説明したように、本発明によ．れば、第１〜
第４のＦＥＴ及び論理回路により第１と第２のデータを
比較し、その比較結果を第１と第２のＦＦに蓄え、その
第１と第２のＦＦの出力の論理積をＡＮＤゲートで求め
て一致信号を出力するようにしたので、回路構成素子の
削除とそれによる回路形成面積の減少が図れると共に、
比較処理の高速化という効果が期待できる。従って、特
に比較すべきデータ数が数百、数千以上と多い場合に顕
著な効果が得られる。
第４のＦＥＴ及び論理回路により第１と第２のデータを
比較し、その比較結果を第１と第２のＦＦに蓄え、その
第１と第２のＦＦの出力の論理積をＡＮＤゲートで求め
て一致信号を出力するようにしたので、回路構成素子の
削除とそれによる回路形成面積の減少が図れると共に、
比較処理の高速化という効果が期待できる。従って、特
に比較すべきデータ数が数百、数千以上と多い場合に顕
著な効果が得られる。
第１図は本発明の実施例を示す多ビット一致回路の回路
図、第２図及び第３図は従来の多ビット一致回路の構成
図、第４図は第１図の回路を内蔵したＥＥＰＲＯＭの概
略構成図、第５図は第１図の信号波形図である。 ２７・・・・・・行ラインメモリ、２８・・・・・・ペ
ージラッチ回路、２９・・・・・・制御信号発生回路、
３０・・・・・・一致検出回路、４１−０〜４１−２．
４２−０〜４２−２、４３一〇〜４３−２、４４−０〜
４４−２、４５−０〜４５−２・・・・・・第１．第２
，第３，第４，第５のＦＥＴ、４６−０〜４６−２・・
・・・・ラッチ回路、５３．５４・・・・・・第１，第
２のＦＦ、５５・・・・・・ＡＮＤゲート、ＯＵＴ・・
・・・・一致信号、ＮＯ〜Ｎ２・・・・・・ノード、Ｎ
ｏｒ・・・・・・共通ノード、Ｓ１〜Ｓ４・・・・・・
第１，第２．第３，第４の制御信号。
図、第２図及び第３図は従来の多ビット一致回路の構成
図、第４図は第１図の回路を内蔵したＥＥＰＲＯＭの概
略構成図、第５図は第１図の信号波形図である。 ２７・・・・・・行ラインメモリ、２８・・・・・・ペ
ージラッチ回路、２９・・・・・・制御信号発生回路、
３０・・・・・・一致検出回路、４１−０〜４１−２．
４２−０〜４２−２、４３一〇〜４３−２、４４−０〜
４４−２、４５−０〜４５−２・・・・・・第１．第２
，第３，第４，第５のＦＥＴ、４６−０〜４６−２・・
・・・・ラッチ回路、５３．５４・・・・・・第１，第
２のＦＦ、５５・・・・・・ＡＮＤゲート、ＯＵＴ・・
・・・・一致信号、ＮＯ〜Ｎ２・・・・・・ノード、Ｎ
ｏｒ・・・・・・共通ノード、Ｓ１〜Ｓ４・・・・・・
第１，第２．第３，第４の制御信号。
Claims (1)
- 【特許請求の範囲】 ２進数で表現されるｉ個（但し、ｉは複数）の第１のデ
ータと、２進数で表現されるｉ個の第２のデータとを比
較して両者の一致、不一致を検出する多ビット一致回路
において、 ソースまたはドレインが第１の制御信号に接続され前記
第１のデータの内容によりオン、オフ動作するｉ個の第
１のＦＥＴと、 ソースまたはドレインがｉ個のノードにそれぞれ接続さ
れ前記第２のデータの内容によりオン、オフ動作するｉ
個の第２のＦＥＴと、 ソースまたはドレインのいずれか一方が前記第１のＦＥ
Ｔのドレインまたはソースに他方が前記各ノードにそれ
ぞれ接続され第２の制御信号によりオン、オフ動作する
ｉ個の第３のＦＥＴと、ソースまたはドレインのいずれ
か一方が前記第２のＦＥＴのドレインまたはソースに他
方が第３の制御信号にそれぞれ接続され第４の制御信号
にりオン、オフ動作するｉ個の第４のＦＥＴと、前記ｉ
個のノードの否定論理和を求める論理回路と、 前記第１から第４の制御信号に同期して前記論理回路の
出力をラッチする第１のフリップフロップと、 前記第１から第４の制御信号に同期して前記第１のフリ
ップフロップの出力をラッチする第２のフリップフロッ
プと、 前記第１と第２のフリップフロップの出力の論理積を求
めるＡＮＤゲートとを、 備えたことを特徴とする多ビット一致回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050779A JP3071435B2 (ja) | 1989-03-02 | 1989-03-02 | 多ビット一致回路 |
| US07/486,593 US5134384A (en) | 1989-03-02 | 1990-02-28 | Data coincidence detecting circuit |
| KR1019900002755A KR0159103B1 (ko) | 1989-03-02 | 1990-03-02 | 다비트 일치회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050779A JP3071435B2 (ja) | 1989-03-02 | 1989-03-02 | 多ビット一致回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230321A true JPH02230321A (ja) | 1990-09-12 |
| JP3071435B2 JP3071435B2 (ja) | 2000-07-31 |
Family
ID=12868314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050779A Expired - Fee Related JP3071435B2 (ja) | 1989-03-02 | 1989-03-02 | 多ビット一致回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5134384A (ja) |
| JP (1) | JP3071435B2 (ja) |
| KR (1) | KR0159103B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025052A1 (fr) * | 1997-11-10 | 1999-05-20 | Mitsubishi Denki Kabushiki Kaisha | Controleur de la duree de vie de blocs d'alimentation |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5954818A (en) * | 1997-02-03 | 1999-09-21 | Intel Corporation | Method of programming, erasing, and reading block lock-bits and a master lock-bit in a flash memory device |
| US6035401A (en) | 1997-02-03 | 2000-03-07 | Intel Corporation | Block locking apparatus for flash memory |
| US6073243A (en) * | 1997-02-03 | 2000-06-06 | Intel Corporation | Block locking and passcode scheme for flash memory |
| US6198668B1 (en) * | 1999-07-19 | 2001-03-06 | Interval Research Corporation | Memory cell array for performing a comparison |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4225849A (en) * | 1978-05-01 | 1980-09-30 | Fujitsu Limited | N-Bit magnitude comparator of free design |
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| US4326134A (en) * | 1979-08-31 | 1982-04-20 | Xicor, Inc. | Integrated rise-time regulated voltage generator systems |
| US4263664A (en) * | 1979-08-31 | 1981-04-21 | Xicor, Inc. | Nonvolatile static random access memory system |
| US4393481A (en) * | 1979-08-31 | 1983-07-12 | Xicor, Inc. | Nonvolatile static random access memory system |
| JPS56120224A (en) * | 1980-02-28 | 1981-09-21 | Matsushita Electric Works Ltd | Coincidence circuit for time sharing type counter |
| DE3036065A1 (de) * | 1980-09-25 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere mos-parallel-komparatoren |
| US4404475A (en) * | 1981-04-08 | 1983-09-13 | Xicor, Inc. | Integrated circuit high voltage pulse generator system |
| JPS60134627A (ja) * | 1983-12-23 | 1985-07-17 | Nec Corp | 一致検出回路 |
| US4668932A (en) * | 1985-07-26 | 1987-05-26 | Xicor, Inc. | Nonvolatile reprogrammable electronic potentiometer |
| JPH0638227B2 (ja) * | 1987-08-07 | 1994-05-18 | 日本電気株式会社 | 比較論理回路 |
| US4841279A (en) * | 1987-10-30 | 1989-06-20 | Advanced Micro Devices, Inc. | CMOS RAM data compare circuit |
| JPH0797308B2 (ja) * | 1987-11-04 | 1995-10-18 | 三菱電機株式会社 | 比較回路 |
| JPH01187630A (ja) * | 1988-01-21 | 1989-07-27 | Mitsubishi Electric Corp | 大小比較回路 |
| US4933662A (en) * | 1988-10-17 | 1990-06-12 | Texas Instruments Incorporated | Comparator having variable width comparisons |
| US4935719A (en) * | 1989-03-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Comparator circuitry |
| US5003286A (en) * | 1989-08-07 | 1991-03-26 | Motorola, Inc. | Binary magnitude comparator with asynchronous compare operation and method therefor |
-
1989
- 1989-03-02 JP JP1050779A patent/JP3071435B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-28 US US07/486,593 patent/US5134384A/en not_active Expired - Lifetime
- 1990-03-02 KR KR1019900002755A patent/KR0159103B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025052A1 (fr) * | 1997-11-10 | 1999-05-20 | Mitsubishi Denki Kabushiki Kaisha | Controleur de la duree de vie de blocs d'alimentation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3071435B2 (ja) | 2000-07-31 |
| KR0159103B1 (ko) | 1999-02-01 |
| US5134384A (en) | 1992-07-28 |
| KR900015166A (ko) | 1990-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |