JPS60134627A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPS60134627A JPS60134627A JP58243319A JP24331983A JPS60134627A JP S60134627 A JPS60134627 A JP S60134627A JP 58243319 A JP58243319 A JP 58243319A JP 24331983 A JP24331983 A JP 24331983A JP S60134627 A JPS60134627 A JP S60134627A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- power supply
- detection circuit
- supply potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は２つの２進数値データの一致検出回路に関する
。
。
（従来技術）
ｆＡ１凶は従来の一致（欠出回酌を示す論理回路図で、
比較すべき２つの入力データＡ （ａｌ 、 ａｓ！。
比較すべき２つの入力データＡ （ａｌ 、 ａｓ！。
ａｓ ｅ”’ ａｍ）＄’ ヨＤ Ｂ （ｂｌ ｅ ｂ
ｔ ｖ ｂａ ｅ ”１ｂｍ） （’） ｋ’ット数と
同ａｌｎ−圓の排他的ｍ地利回路１と１つのｍ入力否友
ｍ埋昶回路２とから成る。このイ先番回請によれば、入
力データＡおよびＢの比較すべき１対のビット、すなわ
ち町とｂＩｐ”ｆと２ｔａａとｂｌｐ・・・、ａｍとｂ
ｍのビット符号が（’１れも同一ならば、演算出力ｅＩ
ｓ ｅｍｅ Ｃａｓ・・・、ｅｍのそれぞれは何れもロ
ー・レベル■を保持することとなるので、ｍ入力否定論
理和回路２の演算出力Ｙがハイ・レベル０であれば２つ
の入力データは相互に一致またロー・レベル（Ｌ）を示
す４Ｈｌ−であれば相互に不一致なものと判断すること
ができる。しかしながら、この回路では、比軟すべき入
力データのビット数ｍと同数の排他的論理和回路１が必
要であり、また否定論理和回路２もｍ入力構成のものと
なるので、回路構成にはきわめて多数のトランジスタ素
子を必要とする。
ｔ ｖ ｂａ ｅ ”１ｂｍ） （’） ｋ’ット数と
同ａｌｎ−圓の排他的ｍ地利回路１と１つのｍ入力否友
ｍ埋昶回路２とから成る。このイ先番回請によれば、入
力データＡおよびＢの比較すべき１対のビット、すなわ
ち町とｂＩｐ”ｆと２ｔａａとｂｌｐ・・・、ａｍとｂ
ｍのビット符号が（’１れも同一ならば、演算出力ｅＩ
ｓ ｅｍｅ Ｃａｓ・・・、ｅｍのそれぞれは何れもロ
ー・レベル■を保持することとなるので、ｍ入力否定論
理和回路２の演算出力Ｙがハイ・レベル０であれば２つ
の入力データは相互に一致またロー・レベル（Ｌ）を示
す４Ｈｌ−であれば相互に不一致なものと判断すること
ができる。しかしながら、この回路では、比軟すべき入
力データのビット数ｍと同数の排他的論理和回路１が必
要であり、また否定論理和回路２もｍ入力構成のものと
なるので、回路構成にはきわめて多数のトランジスタ素
子を必要とする。
第２図（ａ）およびΦ）は、上記従来回路で使用される
排他的論理和回路およびｍ入力否定論理和回路の一接続
回路例図を示すもので、如何に多数のトランジスタ素子
を必要とするかを明らかにしたものである。この図から
も知れるように、排他的論理和回路１には、電源電位Ｖ
ＤＤおよびＶｓＳ間に挿入される２入力否定論理和回路
部およびインバータ回路部を含め、１回路当シＱ、〜Ｑ
、。の計１０個ｍ回路で１０ｍ個のトランジスタ素子を
必要とし、またｍ入力否定論理和回路２には、同じく電
源電位ＶＤＤおよびＶｓｓ間に挿入されるＮチャンネル
側およびＰチャンネル側それぞれ同数のＱ、□〜Ｑ、ｍ
およびＱ’、 、 ％ Ｑ’、 ｍを合した合計２ｍ個
のトランジスタ素子が必要となる。従って入力データＡ
およびＢが、仮シに１０ビツト構成のものとすると、上
記公知回路は少くとも１２０個のトランジスタ素子を用
いなければ回路は構成されない。このように多数の回路
素子から構成される回路には、明らかに大きな欠点が存
在し、好ましいものではない。すなわち、これが牛導体
装置として製造される除、その表面には多数の配線が複
雑に錯綜するので歩溜シの低下を来たすのみでなく製品
の信頼性にも影響を与え、チップ面積は増大し、更には
多大の消費電力を必要とする等種々の問題点があシ、こ
の傾向はビット数の増大に伴って著しい。
排他的論理和回路およびｍ入力否定論理和回路の一接続
回路例図を示すもので、如何に多数のトランジスタ素子
を必要とするかを明らかにしたものである。この図から
も知れるように、排他的論理和回路１には、電源電位Ｖ
ＤＤおよびＶｓＳ間に挿入される２入力否定論理和回路
部およびインバータ回路部を含め、１回路当シＱ、〜Ｑ
、。の計１０個ｍ回路で１０ｍ個のトランジスタ素子を
必要とし、またｍ入力否定論理和回路２には、同じく電
源電位ＶＤＤおよびＶｓｓ間に挿入されるＮチャンネル
側およびＰチャンネル側それぞれ同数のＱ、□〜Ｑ、ｍ
およびＱ’、 、 ％ Ｑ’、 ｍを合した合計２ｍ個
のトランジスタ素子が必要となる。従って入力データＡ
およびＢが、仮シに１０ビツト構成のものとすると、上
記公知回路は少くとも１２０個のトランジスタ素子を用
いなければ回路は構成されない。このように多数の回路
素子から構成される回路には、明らかに大きな欠点が存
在し、好ましいものではない。すなわち、これが牛導体
装置として製造される除、その表面には多数の配線が複
雑に錯綜するので歩溜シの低下を来たすのみでなく製品
の信頼性にも影響を与え、チップ面積は増大し、更には
多大の消費電力を必要とする等種々の問題点があシ、こ
の傾向はビット数の増大に伴って著しい。
（発明の目的）
本発明の目的は、上記の情況に鑑み、少数のトランジス
タ素子から成る簡単な回路構成を備えた一致検出回路を
提供することである。
タ素子から成る簡単な回路構成を備えた一致検出回路を
提供することである。
（発明の構成）
本発明による一致検出回路は、−導電形のチャネル領域
を有する２つの電界効果トランジスタを直列接続した回
路の複数１固の配列から成り、前記直列回路のソース側
は電源電位の一方に、またドレイン側は第１のワイヤー
ド結合線にそれぞれ接続され、且つゲートのそれぞれを
比較すべき２人５− カデータそれぞれの各１ビツト入力端子とする第１のト
ランジスタ配列と、前記導電形とは異なる他導電形のチ
ャンネル領域を有する２つの電界効果トランジスタを直
列接続した回路の複数個の配列から成υ、前記直列回路
のソース側は電源電位の他方に、またドレイン側は第２
のワイヤード結合線にそれぞれ接続さｈ、且つゲートの
それぞれを比較すべき２入力データそれぞれの各１ビツ
ト入力端子とする第２のトランジスタ配列と、前記第１
および第２のワイヤード結合線の出力電位を入力とし、
各々前記電源電位の他方および一方のレベルにあるこを
検出する２入力検知回路と、前記第１および第２のワイ
ヤード結合線の電位を周期的にプル・ダウンまたはプル
・アップして、前記２入力検知回路の初期演算出力を設
定するプリセット回路手段とを含んで構成される。
を有する２つの電界効果トランジスタを直列接続した回
路の複数１固の配列から成り、前記直列回路のソース側
は電源電位の一方に、またドレイン側は第１のワイヤー
ド結合線にそれぞれ接続され、且つゲートのそれぞれを
比較すべき２人５− カデータそれぞれの各１ビツト入力端子とする第１のト
ランジスタ配列と、前記導電形とは異なる他導電形のチ
ャンネル領域を有する２つの電界効果トランジスタを直
列接続した回路の複数個の配列から成υ、前記直列回路
のソース側は電源電位の他方に、またドレイン側は第２
のワイヤード結合線にそれぞれ接続さｈ、且つゲートの
それぞれを比較すべき２入力データそれぞれの各１ビツ
ト入力端子とする第２のトランジスタ配列と、前記第１
および第２のワイヤード結合線の出力電位を入力とし、
各々前記電源電位の他方および一方のレベルにあるこを
検出する２入力検知回路と、前記第１および第２のワイ
ヤード結合線の電位を周期的にプル・ダウンまたはプル
・アップして、前記２入力検知回路の初期演算出力を設
定するプリセット回路手段とを含んで構成される。
（発明の効果）
本発明によれば、従来の約半数のトランジスタ素子から
構成され、且つ同等以上の機能を備えた一致検出回路を
得ることができる。従って回路構６一 成は著しく簡略化され、半導体装置として容易に製造で
き、信頼性が向上し、またチップ面積が縮小され、更に
消費電力が節減し得るなど、従来回路の欠点をことごと
く解消することが可能である。
構成され、且つ同等以上の機能を備えた一致検出回路を
得ることができる。従って回路構６一 成は著しく簡略化され、半導体装置として容易に製造で
き、信頼性が向上し、またチップ面積が縮小され、更に
消費電力が節減し得るなど、従来回路の欠点をことごと
く解消することが可能である。
本発明のこれらの特長は、比較すべき入力データのビッ
ト数が多くなるに従い益々顕著にその効果は発揮される
。
ト数が多くなるに従い益々顕著にその効果は発揮される
。
（発明の実施例）
以下、図面を参照して本発明をよυ詳細に説明する。
第３図および第４図は、それぞれ本発明の一実施例を示
す接続回路図およびタイム・フローチャート図で、第１
図および嬉２図と共通するものには同一符号が付されて
いる。またＰチャンネル形トランジスタは丸で囲んで表
示し、識別を容易とした。本実施例の回路では、２つの
Ｐチャンネル形電界効果トランジスタＱ’ ａｔおよび
ｑ’ｂｌｌＱ’ａ２およびＱ’ｂ２ＩＱ’ａ３およびＱ
’ ｂＢ、 ・−、Ｑ’ ａｍ オよびＱ’ ｂｍをそ
れぞれ直列に接続した回路の複数個の配列から成シ、ソ
ース側を電源電位ＶＤＤに、またドレイン側を第１のワ
イヤード結合線Ｔ１にそれぞれ接続し、且つトランジス
ｆｉ Ｑ’ ａ、、 Ｑ’ ａ、、 Ｑ’ ａ、。
す接続回路図およびタイム・フローチャート図で、第１
図および嬉２図と共通するものには同一符号が付されて
いる。またＰチャンネル形トランジスタは丸で囲んで表
示し、識別を容易とした。本実施例の回路では、２つの
Ｐチャンネル形電界効果トランジスタＱ’ ａｔおよび
ｑ’ｂｌｌＱ’ａ２およびＱ’ｂ２ＩＱ’ａ３およびＱ
’ ｂＢ、 ・−、Ｑ’ ａｍ オよびＱ’ ｂｍをそ
れぞれ直列に接続した回路の複数個の配列から成シ、ソ
ース側を電源電位ＶＤＤに、またドレイン側を第１のワ
イヤード結合線Ｔ１にそれぞれ接続し、且つトランジス
ｆｉ Ｑ’ ａ、、 Ｑ’ ａ、、 Ｑ’ ａ、。
・・・Ｑ’ ａｍの各ゲートが、入力データＡの各ビッ
ト”ｒｔ ％ｐ ａ３・・・、 ａｍそれぞれの入力端
子となり、トランジスタＱ’ ｂ、ｔ Ｑ’ ｂ！＋
Ｑ’ ｂａｙ−ｖｃｌ ｂｍの各ゲートが、入力データ
Ｂの各ヒツトｂ８．ｂ１．ｂ３．・・・、ｂｍそれぞれ
の入力端子となる第１のトランジスタ配列と、２つのＮ
チャンネル形電界効果トランジスタＱａｔおよびＱｂｔ
ｔ ＱａｔおよびＱｂ、 、 Ｑｓ３＞ ヨび１ンＱ
ｂｓ ＋・・・、 ＱａｍおよびＱｂｍ （ｉ−それぞ
れ直列に接続した回路の複数個の配列から成シ、ソース
側を電源電位Ｖｓｓに、またドレイン側全第２のワイヤ
ード結合線Ｔ２にそれぞれ接続し、且つトランジスタＱ
ａｔｔ Ｑａ２＋ Ｑａｓ＋ ・＋ Ｑａｍ ｏ各ゲー
トが入力データＡの各ピッＦ ａ１＋ ａａｔ ａａｔ
・・・、ａｍそれぞれの入力端子となシ、トランクｘ
ＩＩ Ｑｂ、 、 Ｑｂ、 、 Ｑｂ、 、−、Ｑｂｍ
の各ゲートが、入力データＢの各ビットｂ、、ｂ２゜ｂ
ａｍ・・・、 ｂｍそれぞれの入力端子となる第２のト
ランジスタ配列と、インバータ２Ｏおよび否定論理和回
路３Ｏから成る２入力検知回路と、プリセット信号Ｐま
たはＰでそれぞれ導通し、第１のワイヤード結合線Ｔｉ
を電源電位Ｖｓｓに、また第２のワイヤード結合Ｈ’Ｉ
’ｓを電源電位ＶＤＤに、それぞれ周期的にプル・ダウ
ンまたはプル・アップするＮチャンネル形電界効果トラ
ンジスタＱＰおよびＰチャンネル形電界効果ト２ンジス
タＱ′ｐから成るプリセット回路とを含む。ここでｑ。
ト”ｒｔ ％ｐ ａ３・・・、 ａｍそれぞれの入力端
子となり、トランジスタＱ’ ｂ、ｔ Ｑ’ ｂ！＋
Ｑ’ ｂａｙ−ｖｃｌ ｂｍの各ゲートが、入力データ
Ｂの各ヒツトｂ８．ｂ１．ｂ３．・・・、ｂｍそれぞれ
の入力端子となる第１のトランジスタ配列と、２つのＮ
チャンネル形電界効果トランジスタＱａｔおよびＱｂｔ
ｔ ＱａｔおよびＱｂ、 、 Ｑｓ３＞ ヨび１ンＱ
ｂｓ ＋・・・、 ＱａｍおよびＱｂｍ （ｉ−それぞ
れ直列に接続した回路の複数個の配列から成シ、ソース
側を電源電位Ｖｓｓに、またドレイン側全第２のワイヤ
ード結合線Ｔ２にそれぞれ接続し、且つトランジスタＱ
ａｔｔ Ｑａ２＋ Ｑａｓ＋ ・＋ Ｑａｍ ｏ各ゲー
トが入力データＡの各ピッＦ ａ１＋ ａａｔ ａａｔ
・・・、ａｍそれぞれの入力端子となシ、トランクｘ
ＩＩ Ｑｂ、 、 Ｑｂ、 、 Ｑｂ、 、−、Ｑｂｍ
の各ゲートが、入力データＢの各ビットｂ、、ｂ２゜ｂ
ａｍ・・・、 ｂｍそれぞれの入力端子となる第２のト
ランジスタ配列と、インバータ２Ｏおよび否定論理和回
路３Ｏから成る２入力検知回路と、プリセット信号Ｐま
たはＰでそれぞれ導通し、第１のワイヤード結合線Ｔｉ
を電源電位Ｖｓｓに、また第２のワイヤード結合Ｈ’Ｉ
’ｓを電源電位ＶＤＤに、それぞれ周期的にプル・ダウ
ンまたはプル・アップするＮチャンネル形電界効果トラ
ンジスタＱＰおよびＰチャンネル形電界効果ト２ンジス
タＱ′ｐから成るプリセット回路とを含む。ここでｑ。
ｖｃＸｔｏ はそれぞれインバータ２０を構成する電界
効果トランジスタ、Ｑｓ。、Ｑ３１およびｑ、。ｖ Ｑ
’ｓｔはそれぞれ否定論理和回路のＮチャンネル側およ
びＰチャンネル側を構成する電界効果トランジスタであ
る。
効果トランジスタ、Ｑｓ。、Ｑ３１およびｑ、。ｖ Ｑ
’ｓｔはそれぞれ否定論理和回路のＮチャンネル側およ
びＰチャンネル側を構成する電界効果トランジスタであ
る。
まず２つのプリセット信号ｐおよびＰによって、第１の
ワイヤード結合線Ｔ１には電源電位Ｖｓｓが、また第２
のワイヤード結合線Ｔ、には電源電位ＶＤＤがそれぞれ
与えられ、他方２つのトランジスタ配列の各ゲートには
、プリセット信号に連動する外部回路（図示しない）か
らは、互いに否定する２つのデータ信号が入力される。
ワイヤード結合線Ｔ１には電源電位Ｖｓｓが、また第２
のワイヤード結合線Ｔ、には電源電位ＶＤＤがそれぞれ
与えられ、他方２つのトランジスタ配列の各ゲートには
、プリセット信号に連動する外部回路（図示しない）か
らは、互いに否定する２つのデータ信号が入力される。
この初期状態ではトランジスタ配列のトランジスタは何
れも非導通の状態にある。従って、インバータ２０およ
び否９一 定論理和回路３０は、それぞれ第１および第２のワイヤ
ード結合線の電位で制御され、トランジスタＱ’ｓ。お
よびＱｓｓを介し演算出力Ｙには電源電位ＶＤＤが現わ
れる。すなわち、ハイ・レベル（６）が検出される。こ
の初期状態における入力データ信号および演算出力Ｙの
関係は第４図の２点鎖線Ｙｏ で表わされておシ、また
トランジスタ配列の１ビット当りの比較回路は、第３図
の点線で囲んだ領域１０で表わされている。
れも非導通の状態にある。従って、インバータ２０およ
び否９一 定論理和回路３０は、それぞれ第１および第２のワイヤ
ード結合線の電位で制御され、トランジスタＱ’ｓ。お
よびＱｓｓを介し演算出力Ｙには電源電位ＶＤＤが現わ
れる。すなわち、ハイ・レベル（６）が検出される。こ
の初期状態における入力データ信号および演算出力Ｙの
関係は第４図の２点鎖線Ｙｏ で表わされておシ、また
トランジスタ配列の１ビット当りの比較回路は、第３図
の点線で囲んだ領域１０で表わされている。
ついでプリセット信号ｐおよびｐがそれぞれ反転し、比
較すべき入力データｋ Ｃａｆｅ ａｔｏ ａａｔ・−
、ａｍ）およびＢ（ｂ＋ ｌ ｂｌ ｌ ｂｌ Ｉ ・
・・ｌ ｂｍ）がそれぞれ入力される。このとき２つの
ワイヤード結合線ＴＩおよびＴ、に対する各電源電位の
供給は解除され、他方トランジスタ配列に形成される閉
回路を介して、電源電位のＶＤＤまたはＶｓｓが、これ
らのワイヤード結合線に供給されるようになる。すなわ
ち入力データＡのビット配列ａ１ｅ ａａｔ ａｍ＋・
・・、 ａｍ が（１１０・・・ｌ）Ｈのビット配列ｂ
１゜ｂ、、 ｂ、、 ・・・、 ｂｍが（ｏｏｏ・ ｏ
）である場合に１０− は、トランジスタＱ’ ａ、およびＱ′ｂ、の直列回路
が導通し、その閉回路を含むトランジスタ配列のワイヤ
ードＮ合線ＴＩには電源電位ＶＤＤが供給され、また（
１１１・・・１）、（０００・・・１）でおる場合には
、トランジスタＱａｍおよびＱｂｍの直列回路が導通し
、その閉回路を富むトランジスタ配列のワイヤード結合
線Ｔ、には電源電位Ｖａｎが供給される。このとき、閉
回路を含ｌないトランジスタ配列のワイヤード結合線は
、トランジスタのゲート谷鷺を乍む線路容′Ｍによって
、何れも、０期状態の電位に保たれる。従って前者の場
合には、ワイヤード結曾巌゛ｒ□の′ｉｔ源電位ＶＤＤ
によって卜２ンジスタら、が導通５Ｑｓｏが非導通とな
るので、演算出力Ｙには屯＃戒位’Ｖｓａ、すなわちロ
ー・レベル（ト）が検出される。また後者の場合であれ
ば、ワイヤード結合線Ｔ、の電位Ｖｓｓはインバータ２
０でＶＤＤに反転され、トランジスタｑ０を導通Ｑ′３
１を非導通とするので、演算出力Ｙには同じく電源電位
Ｖｓａ、すなわちロー・レベル（ト）が検出される。こ
れらの信号関係は第４図における２点鎖ｍ Ｙｔおよび
Ｙ２を参照すれば、よシ一層理解し得るであろう。
較すべき入力データｋ Ｃａｆｅ ａｔｏ ａａｔ・−
、ａｍ）およびＢ（ｂ＋ ｌ ｂｌ ｌ ｂｌ Ｉ ・
・・ｌ ｂｍ）がそれぞれ入力される。このとき２つの
ワイヤード結合線ＴＩおよびＴ、に対する各電源電位の
供給は解除され、他方トランジスタ配列に形成される閉
回路を介して、電源電位のＶＤＤまたはＶｓｓが、これ
らのワイヤード結合線に供給されるようになる。すなわ
ち入力データＡのビット配列ａ１ｅ ａａｔ ａｍ＋・
・・、 ａｍ が（１１０・・・ｌ）Ｈのビット配列ｂ
１゜ｂ、、 ｂ、、 ・・・、 ｂｍが（ｏｏｏ・ ｏ
）である場合に１０− は、トランジスタＱ’ ａ、およびＱ′ｂ、の直列回路
が導通し、その閉回路を含むトランジスタ配列のワイヤ
ードＮ合線ＴＩには電源電位ＶＤＤが供給され、また（
１１１・・・１）、（０００・・・１）でおる場合には
、トランジスタＱａｍおよびＱｂｍの直列回路が導通し
、その閉回路を富むトランジスタ配列のワイヤード結合
線Ｔ、には電源電位Ｖａｎが供給される。このとき、閉
回路を含ｌないトランジスタ配列のワイヤード結合線は
、トランジスタのゲート谷鷺を乍む線路容′Ｍによって
、何れも、０期状態の電位に保たれる。従って前者の場
合には、ワイヤード結曾巌゛ｒ□の′ｉｔ源電位ＶＤＤ
によって卜２ンジスタら、が導通５Ｑｓｏが非導通とな
るので、演算出力Ｙには屯＃戒位’Ｖｓａ、すなわちロ
ー・レベル（ト）が検出される。また後者の場合であれ
ば、ワイヤード結合線Ｔ、の電位Ｖｓｓはインバータ２
０でＶＤＤに反転され、トランジスタｑ０を導通Ｑ′３
１を非導通とするので、演算出力Ｙには同じく電源電位
Ｖｓａ、すなわちロー・レベル（ト）が検出される。こ
れらの信号関係は第４図における２点鎖ｍ Ｙｔおよび
Ｙ２を参照すれば、よシ一層理解し得るであろう。
つぎの２点鎖線Ｙ、は２つの入力信号ＡおよびＢが互い
に否定する関係にある場合を示すものである。
に否定する関係にある場合を示すものである。
このときトランジスタ配列には何れも閉回路が形成され
ないので、インバータ２０および否定論理回路３Ｏの各
トランジスタは、容量保持されたワイヤード結合線ｌ１
１１およびＴ、の各′電源電位で制御され、初期状Ｍ設
定の場合と同じく、演算出力Ｙにはハイ・レベルα力が
検出さ才りる。
ないので、インバータ２０および否定論理回路３Ｏの各
トランジスタは、容量保持されたワイヤード結合線ｌ１
１１およびＴ、の各′電源電位で制御され、初期状Ｍ設
定の場合と同じく、演算出力Ｙにはハイ・レベルα力が
検出さ才りる。
以上の説明から明らかな通シ、不実施例回路は、２つの
入力データＡおよびＢのいずれかのビットが一致してい
るときはロー・レベル（ト）が検出され、互いに否足関
保にめるときはハイ・レベル劫が検出される。従って、
比較すべきデータＡおよびＢの何れか一方の否にデータ
を入力せしめｎば、演算出力Ｙにハイ・レベル０が検出
されｆＣ＠曾は一致データ、ロー・レベル■が検出され
た場合は不一致データと判断することが可能である。
入力データＡおよびＢのいずれかのビットが一致してい
るときはロー・レベル（ト）が検出され、互いに否足関
保にめるときはハイ・レベル劫が検出される。従って、
比較すべきデータＡおよびＢの何れか一方の否にデータ
を入力せしめｎば、演算出力Ｙにハイ・レベル０が検出
されｆＣ＠曾は一致データ、ロー・レベル■が検出され
た場合は不一致データと判断することが可能である。
上記の実施例回路では、インバータ２０と否定論理回路
３０で２入力検知回路を構成したが、この他インバータ
と否定論理積回路の組合せでもよいことは明らかである
。この場合には、インノ（−タ２０は第１のワイヤード
結合線ＴＩ側に挿入される。
３０で２入力検知回路を構成したが、この他インバータ
と否定論理積回路の組合せでもよいことは明らかである
。この場合には、インノ（−タ２０は第１のワイヤード
結合線ＴＩ側に挿入される。
以上詳細に説明したように、本発明一致検出回路は、ビ
ット比較出力をワイヤード結合することによって検知回
路も２入力構成となし得るので必要とするトランジスタ
数は１ビツト当シ４個と検知回路の６個とプリセット回
路の２個の合計（４ｍ十５）ｉｚにまで減少せしめるこ
とができる。すなわち、１０ビツト構成でおれば、僅か
４８個で回路構成できることとなυ、従来回路の欠点を
一挙に解決し得るものである。
ット比較出力をワイヤード結合することによって検知回
路も２入力構成となし得るので必要とするトランジスタ
数は１ビツト当シ４個と検知回路の６個とプリセット回
路の２個の合計（４ｍ十５）ｉｚにまで減少せしめるこ
とができる。すなわち、１０ビツト構成でおれば、僅か
４８個で回路構成できることとなυ、従来回路の欠点を
一挙に解決し得るものである。
第１図は従来の一致検出回？６を示す論理回路図、第２
図（ａ）および（Ｉ））は、上記公知回路で使用される
排他的論理回路およびｍ入力否定論理和回路の一接続回
路例図、第３図および第４図は、それぞれ本発明の一実
施例を示す接続回路図およびタイム１３− フローチャート図である。 Ａ （ａｌｊ ａ、 ｌ ａ、 ｐ °”°ｅ ａｍ）
Ｔ Ｂ （ｂ １ ｔ ｂ２ ｔ ｂ３ ｅ・・・、
ｂｍ）・・・・・・入力データピット Ｑ／ Ｂ□ｚ
Ｑ’ ａ２ ｒＱ’ ａａ ｔ Ｑ’ ”％ Ｑ’ ｂ
ｌ ＃ Ｑ’ ｂｌ ？ Ｑ’ ｂｓ ｙ Ｑ” ｍｖ
Ｑ’ ｐ、Ｑ’ ２Ｇ＋ ＱＺＯＩ Ｑ’８１ ・・”
・・Ｐチャンネル形電界効果ト２ンジスＩ’ 、Ｑａｌ
ｔ Ｑａｓ ＋ Ｑａｓ ＋ Ｑ”’ｐＱｂｌ 、Ｑ
ｂ２ スＱｂｓ ｖ Ｑ”％ Ｑｐ＋ Ｑｔｏ＋ Ｑｓ
ｏｐ Ｑａｔ””Ｎチャンネル電界効果トランジスタ、
Ｐ、Ｐ・・・・・・プリセット信号、 ＶＤＤ、ＶＳ
Ｓ・・・・・・電源電位、Ｙ・・・・・・演算出力（検
出出力） ％ ’１３１ Ｔ２・・・・・・ワイヤード
結合線、１０・・・・・・１ビツト当シの比較回路、２
０・・・・・・インバータ、３０・・・・・・否定論理
和回路。 １４−
図（ａ）および（Ｉ））は、上記公知回路で使用される
排他的論理回路およびｍ入力否定論理和回路の一接続回
路例図、第３図および第４図は、それぞれ本発明の一実
施例を示す接続回路図およびタイム１３− フローチャート図である。 Ａ （ａｌｊ ａ、 ｌ ａ、 ｐ °”°ｅ ａｍ）
Ｔ Ｂ （ｂ １ ｔ ｂ２ ｔ ｂ３ ｅ・・・、
ｂｍ）・・・・・・入力データピット Ｑ／ Ｂ□ｚ
Ｑ’ ａ２ ｒＱ’ ａａ ｔ Ｑ’ ”％ Ｑ’ ｂ
ｌ ＃ Ｑ’ ｂｌ ？ Ｑ’ ｂｓ ｙ Ｑ” ｍｖ
Ｑ’ ｐ、Ｑ’ ２Ｇ＋ ＱＺＯＩ Ｑ’８１ ・・”
・・Ｐチャンネル形電界効果ト２ンジスＩ’ 、Ｑａｌ
ｔ Ｑａｓ ＋ Ｑａｓ ＋ Ｑ”’ｐＱｂｌ 、Ｑ
ｂ２ スＱｂｓ ｖ Ｑ”％ Ｑｐ＋ Ｑｔｏ＋ Ｑｓ
ｏｐ Ｑａｔ””Ｎチャンネル電界効果トランジスタ、
Ｐ、Ｐ・・・・・・プリセット信号、 ＶＤＤ、ＶＳ
Ｓ・・・・・・電源電位、Ｙ・・・・・・演算出力（検
出出力） ％ ’１３１ Ｔ２・・・・・・ワイヤード
結合線、１０・・・・・・１ビツト当シの比較回路、２
０・・・・・・インバータ、３０・・・・・・否定論理
和回路。 １４−
Claims (3)
- （１） −導電形のチャンネル領域を有する２つの電界
効果トランジスタを直列接続した回路の複数個の配列か
ら成り、前記直列回路のソース側は電源電位の一方に、
またドレイン側は第１のワイヤード結合線にそれぞれ接
続され、且つゲートのそれぞれを比較すべき２入力デー
タそれぞれの各１ビツト入力端子とする第１のトランジ
スタ配列と、前記導電形とは異なる他導電形のチャンネ
ル領域を有する２つの電界効果トランジスタを直列接続
した回路の複数個の配列から成シ、前記直列回路のソー
ス側は電源電位の他方に、またドレイン側は第２のワイ
ヤード結合線にそれぞれ接続され、且つゲートのそれぞ
れを比較すべき２入力データそれぞれの各１ビツト入力
端子とする第２のトランジスタ配列と、前記第１および
第２のワイヤード結合線の出力電位を入力とし、各々前
記電源電位の他方および一方のレベルにあるとき検出す
る２入力検知回路と、前記第１および第２のワイヤード
結合線の電位を周期的にプル・ダウンまたはプル・アッ
プして、前記２入力検知回路の初期演算出力を設定する
プリセット回路手段とを備えることを特徴とする一致検
出回路。 - （２） 前記２入力検知回路が、プル・アップされるワ
イヤード結合線を介するインバータ回路と電源電位間に
挿入される否定論理和回路の組合せ回路で構成されるこ
とを特徴とする特許請求の範囲第（１）項記載の一致検
出回路。 - （３）前記２入力検知回路が、プル・ダウンされるワイ
ヤード結合線を介するインバータ回路と電源電位間に挿
入される否定論理積回路の組合せ回路で構成されること
を特徴とする特許請求の範囲第（１）項記載の一致検出
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243319A JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
| US06/685,149 US4694274A (en) | 1983-12-23 | 1984-12-21 | Data comparison circuit constructed with smaller number of transistors |
| DE8484116287T DE3484534D1 (de) | 1983-12-23 | 1984-12-24 | Vergleichsschaltung mit wenig transistoren. |
| EP84116287A EP0147842B1 (en) | 1983-12-23 | 1984-12-24 | Data comparison circuit constructed with smaller number of transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243319A JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134627A true JPS60134627A (ja) | 1985-07-17 |
| JPH0241211B2 JPH0241211B2 (ja) | 1990-09-17 |
Family
ID=17102060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243319A Granted JPS60134627A (ja) | 1983-12-23 | 1983-12-23 | 一致検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694274A (ja) |
| EP (1) | EP0147842B1 (ja) |
| JP (1) | JPS60134627A (ja) |
| DE (1) | DE3484534D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06274966A (ja) * | 1993-12-08 | 1994-09-30 | Matsushita Electric Ind Co Ltd | カセットテープレコーダ |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3677200D1 (de) * | 1986-03-22 | 1991-02-28 | Itt Ind Gmbh Deutsche | Schaltungsanordnung zur koinzidenzueberpruefung eines datenworts mit einem referenzdatenwort. |
| DE3705686C2 (de) * | 1987-02-23 | 1995-11-30 | Boehringer Mannheim Gmbh | Verfahren zur Bestimmung von Antikörpern |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| US4797650A (en) * | 1987-06-25 | 1989-01-10 | Delco Electronics Corporation | CMOS binary equals comparator with carry in and out |
| US4841279A (en) * | 1987-10-30 | 1989-06-20 | Advanced Micro Devices, Inc. | CMOS RAM data compare circuit |
| JPH0797308B2 (ja) * | 1987-11-04 | 1995-10-18 | 三菱電機株式会社 | 比較回路 |
| KR910008519B1 (ko) * | 1987-12-28 | 1991-10-18 | 가부시키가이샤 도시바 | 일치판정회로 |
| JP3071435B2 (ja) * | 1989-03-02 | 2000-07-31 | 沖電気工業株式会社 | 多ビット一致回路 |
| US5285419A (en) * | 1991-12-17 | 1994-02-08 | Sgs-Thomson Microelectronics, Inc. | Read/write memory with improved test mode data compare |
| US5610573A (en) * | 1995-09-13 | 1997-03-11 | Lsi Logic Corporation | Method and apparatus for detecting assertion of multiple signals |
| US5881076A (en) * | 1996-07-17 | 1999-03-09 | Intel Corporation | Comparator utilizing redundancy |
| DE19645055C2 (de) * | 1996-10-31 | 1999-01-07 | Sgs Thomson Microelectronics | Elektrische Schaltungsanordnung zur seriellen Auswertung einer bit-Folge |
| US6253350B1 (en) * | 1998-07-09 | 2001-06-26 | International Business Machines Corporation | Method and system for detecting errors within complementary logic circuits |
| US6507929B1 (en) * | 1999-03-15 | 2003-01-14 | International Business Machines Corporation | System and method for diagnosing and repairing errors in complementary logic |
| US6502220B1 (en) * | 1999-03-15 | 2002-12-31 | International Businesss Machines Corporation | Complementary logic error detection and correction |
| US6930516B2 (en) * | 2001-05-30 | 2005-08-16 | Agere Systems Inc. | Comparator circuits having non-complementary input structures |
| US6828898B2 (en) * | 2003-04-03 | 2004-12-07 | Cts Corporation | Fuel tank resistor card having improved corrosion resistance |
| CN107301834B (zh) * | 2017-08-25 | 2020-11-03 | 京东方科技集团股份有限公司 | 一种逻辑单元电路和像素驱动电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1188535A (en) * | 1966-08-25 | 1970-04-15 | Plessey Co Ltd | Improvements in or relating to Signal Correlators |
| US3604944A (en) * | 1970-04-09 | 1971-09-14 | Hughes Aircraft Co | Mosfet comparator circuit |
| US4031511A (en) * | 1976-04-27 | 1977-06-21 | Westinghouse Electric Corporation | CMOS comparator |
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
| JPH105140A (ja) * | 1996-06-26 | 1998-01-13 | Toto Ltd | 洗面カウンター |
-
1983
- 1983-12-23 JP JP58243319A patent/JPS60134627A/ja active Granted
-
1984
- 1984-12-21 US US06/685,149 patent/US4694274A/en not_active Expired - Lifetime
- 1984-12-24 EP EP84116287A patent/EP0147842B1/en not_active Expired - Lifetime
- 1984-12-24 DE DE8484116287T patent/DE3484534D1/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06274966A (ja) * | 1993-12-08 | 1994-09-30 | Matsushita Electric Ind Co Ltd | カセットテープレコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0147842B1 (en) | 1991-05-02 |
| DE3484534D1 (de) | 1991-06-06 |
| JPH0241211B2 (ja) | 1990-09-17 |
| EP0147842A3 (en) | 1988-03-16 |
| EP0147842A2 (en) | 1985-07-10 |
| US4694274A (en) | 1987-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60134627A (ja) | 一致検出回路 | |
| US4114049A (en) | Counter provided with complementary field effect transistor inverters | |
| US4575648A (en) | Complementary field effect transistor EXCLUSIVE OR logic gates | |
| US6552581B1 (en) | Current recycling circuit and a method of current recycling | |
| US3439185A (en) | Logic circuits employing field-effect transistors | |
| US4350906A (en) | Circuit with dual-purpose terminal | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4644185A (en) | Self clocking CMOS latch | |
| US4652773A (en) | Integrated circuits with electrically erasable electrically programmable latch circuits therein for controlling operation | |
| JPS61179616A (ja) | ワイヤ−ド・アンドｆｅｔ論理ゲ−ト | |
| US4451922A (en) | Transmission logic parity circuit | |
| US4544853A (en) | Integrated comparator circuit | |
| JPS5922435A (ja) | ラツチ回路 | |
| US5929659A (en) | Circuit and process for sensing data | |
| JPS5834629A (ja) | 論理集積回路 | |
| JPS628818B2 (ja) | ||
| EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals | |
| EP0138126A2 (en) | Logic circuit with low power structure | |
| US20070115029A1 (en) | Circuit element | |
| JPS58125282A (ja) | Ｒｏｍ装置用センスアンプ | |
| JPS61212118A (ja) | 一致検出回路 | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| GB1337842A (en) | Variable function transistor logic circuit | |
| JP2743670B2 (ja) | 論理回路 | |
| JPH05300007A (ja) | ２入力ｏｒ回路 |