KR0159103B1 - 다비트 일치회로 - Google Patents

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Description

다비트 일치회로

제1도는 본 발명의 실시예를 표시하는 다(多) 비트 일치회로의 회로도.

제2도 및 제3도는 종래의 다비트 일치 회로의 구성도.

제4도는 제1도의 회로를 내장한 EEPROM의 개략 구성도.

제5도는 제1도의 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

27 : 행라인 메모리 28 : 페이지 래치회로,

29 : 제어신호 발생회로 30 : 일치 검출회로

41-0∼41-2,42-0∼42-2,43-0∼43-2,44-0∼44-2,

45-0∼45-2 : 제1, 제2, 제3, 제4, 제5의 FET

46-0∼45-2 : 래치회로 53,54 : 제1, 제2의 FF

55 : AND게이트 OUT : 일치신호

N0∼N2 : 노드 Nor : 공통노드

S1∼S4 : 제1, 제2, 제3, 제4의 제어신호

본 발명은, 시큐리티회로등에 설치되는 것이며, 예를 들면 2조의 키 코드를 조합(照合)하여 일치하는가 어떤가를 판정하는 다비트 일치회로에 관한 것이다.

종래, 2조의 복수의 신호군을 비교하여 일치의 유무를 판정하고, 각종의 제어를 하는 것이 널리 행하여지고 있다.

그 일반적인 다비트 일치회로를 제2도에 표시한다.

이 다비트 일치회로는, 데이터군(a0 , a1…)을 기억하는 래치카운터, 메모리 셀등의 일련의 기억소자군(1)과, 데이터군(b0 , b1…)을 기억하는 래치카운터, 메모리셀등의 일련의 기억소자군(2)과를 구비하고, 그 출력측에는 일련의 EOR 게이트(배타적 논리합게이트)에서 구성되는 콤퍼레이터(comparator)(3)가 접속되고, 다시금 그 출력측에 AND 게이트(4)가 접속되어 있다. 이 다비트 일치회로에서는, 기억소자군(1과 2)의 각각의 데이터(a0 , a1…과 b0 , b1…)를 콤퍼레이터(3)에서 비교하고, 그 비교결과의 논리적(論理積)을 AND게이트(4)에서 구하여 일치신호를 출력한다.

이 종류의 다비트 일치회로에서는, 비교대상의 데이터수가 많은 경우에서도, 그들을 콤퍼레이터(3)에 의하여 한번에 비교하므로, 처리시간이 빠르다.

그러나, 데이터수에 응한 수의 EOR게이트가 필요하게 되기 때문에, 소자수가 많아지고, 그 형성면적이 커진다는 결점이 있었다.

거기에서, 이와 같은 결점을 해결하기 위하여, 종래, 예를 들면 특개소 56-120224호공보의 기술이 제안되어 있다.

제3도는, 상기 문헌에 기재된 종래의 다비트 일치회로의 구성도이다.

이 다비트 일치회로는, 자리수 설정신호(K0∼K3)에 의하여 자리수가 설정되는 시분할식 카운터(11,12)를 구비하고, 그 카운터(11,12)의 코드 출력(A∼D)이 콤퍼레이터(13)에 접속되어 있다.

콤퍼레이터(13)의 출력(A=B)은 AND게이트(14)에 접속되고, 그 AND게이트(14)의 출력이, 세트 신호(S)에 의하여 세트되어 클럭신호(D0∼D3)에 동기하여 래치동작을 행하는 플립플롭(이하, FF라함)(15,16)에 접속되어 있다.

이 다비트 일치회로에 있어서, 카운터(11,12)의 코드 출력(A∼D), A∼D는 각각 순번대로 한 개씩 콤퍼레이터(13)에 보내어지고, 그 콤퍼레이터(13)에서 시분할쪽으로 비교가 행하여진다.

콤퍼레이터(13)의 출력(A=B)은, AND게이트(14)를 통하여 FF(15,16)에 래치되고, 그 AND게이트(14) 및 FF(15,16)에 의하여 한번도 불일치의 검출이 이루어지지 않았던 경우, 최종적으로 FF(16)으로부터 일치신호가 출력된다.

이 일치신호에서는, 코드 출력(A∼D)과 A∼D를 시분할적으로 비교하고 있으므로, 비교하여야 할 데이터수가 많은 경우에서도, 회로구성 소자수를 적게 할 수 있다는 이점을 가지고 있다.

그러나, 상기 구성의 회로에서는, 다음과 같은 과제가 있었다.

종래의 제2도의 회로에서는, 처리시간이 빠르나, EOR 게이트를 다수 사용하지 않으면 안되며, 회로구성 소자수가 많아진다는 결점을 가지고 있다.

한편, 이 결점을 시분할에서 해결하고 있는 제3도의 회로에서는, 비교하여야할 데이터수가 많은 경우, 처리시간이 길어지고, 고속으로 비교하지 않으면 안되는 시스템에 있어서는 적합하지 않다.

그 위에, 메모리 셀이나 래치회로등에 축적된 신호를 비교하는 경우에는, 그들을 직접 비교할 수가 없고, 카운터(11,12)를 설치하고, 그 카운터(11,12)를 사이에 두고 비교동작을 행하지 않으면 안되어, 회로수의 증대를 초래하고, 기술적으로 충분히 만족한 것을 얻지 못하였었다.

본 발명은 상기 종래기술이 가지고 있던 과제로써 회로구성 소자수가 많고, 처리신호가 길다는 점에 관하여 해결한 다비트 일치회로를 제공하는 것이다.

본 발명은 상기 과제를 해결하기 위하여, 2 진수에서 표현되는 ｉ개(단, ｉ는 복수)의 제1의 데이터와, 2진수에서 표현되는 ｉ개의 제2의 데이터와를 비교하여 양자의 일치, 불일치를 검출하는 다비트 일치회로에 있어서, 소스 또는 드레인이 제1의 제어 신호에 접속되는 상기 제1의 데이터의 내용에 의하여 온, 오프 동작하는ｉ개의 제1의 FET와, 소스 또는 드레인이 ｉ개의 노드에 각가 접속되어 상기 제2의 데이터의 내용에 의하여 온, 오프동작하는 ｉ개의 제2의 FET와, 소스 또는 드레인의 어느 쪽인가 한쪽이 상기 제1의 FET의 드레인 또는 소스에 다른쪽이 상기 각 노드에 각각 접속되어 제2의 제어 신호에 의하여 온, 오프 동작하는 ｉ개의 제3의 FET와, 소스 또는 드레인의 어느쪽인가 한 쪽이 상기 제2의 FET의 드레인 또는 소스에 다른쪽이 제3의 제어 신호에 각각 접속되어 제4의 제어 신호에 의하여 온, 오프 동작하는 ｉ개의 제4의 FET와, 상기 ｉ개의 노드의 부정논리합을 구하는 논리회로와, 상기 제1로부터 제4의 제어신호에 동기하여 상기 논리회로의 출력을 래치하는 제1의 FF와, 상기 제1로부터 제4의 제어신호에 동기하여 상기 제1의 FF의 출력을 래치하는 제2의 FF와, 상기 제1과 제2우 FF의 출력의 논리적을 구하는 AND게이트와를 구비한 것이다.

본 발명에 의하면, 이상과 같이 다비트 일치회로를 구성하였으므로, 제1∼제4의 FET 및 논리회로는, 제1∼제4의 제어 신호에 의거하여 제1 과 제2의 데이터를 비교한다.

제1과 제2의 FF는, 제1∼제4의 제어 신호에 동기하여 상기 비교결과를 래치한다.

이 제1과 제2의 FF의 출력의 논리합이 AND게이트에서 취하여지고, 그 AND게이트로부터 일치신호가 출력된다.

따라서, 상기 과제를 해결할 수가 있는 것이다.

[실시예]

제1도는 본 발명의 한실시예를 표시하는 다비트 일치회로의 회로도, 제4도는 그 다비트 일치 회로를 내장한 예를 들면 256K비트의 시큐리티 기능부 EEPROM (전기적 재기록 가능한 프로그래머블 ROM)의 전체의 개략 구성도이다.

우선, 제4도의 회로에 관하여 설명하면, 이 시큐리티기능부 EEPROM은, 키 코드 입력하지 않으면 메모리 얼레이의 일부 또는 전부가 판독 혹은 기록이 행할 수 없는 구성으로 되어있다.

즉, 이 EEPROM은, 다수의 메모리 셀을 가지는 메모리 얼레이(20)를 구비하고, 그 메모리 얼레이(20)에는 예를 들면 512개의 워드선(21)을 사이에 두고 어드레스 해독용의 행디코더(23)가 접속됨과 아울러, 예를 들면 512개의 비트선(22)을 사이에 두고 신호선택용의 멀티플렉서(24)가 접속되어 있다.

멀티플렛서(24)는, 어드레스 해독용의 열디코더(25)의 출력에 의하여 신호선택 동작을 행하는 것으로 리드/라이트 입출력 회로(이하, R/W 입출력 회로라 한다)(26)에 접속되어 있다.

R/W 입출력회로(26)는, 센스앰프와, 기록데이타(Di)의 입력 및 판독데이타(Do)의 출력을 행하는 입/출력버퍼로써, 구성되어 있다.

메모리 얼레이(20)의 비트선(22)은, 노드(N0, N1, N2…)를 사이에 두고 행라인메모리(27)에 접속되고, 그 행라인 메모리(27)가 페이지래치회로(28)에 접속되어 있다.

행라인 메모리(27)는, 메모리얼레이(20)와 같은 셀을 사용하여 얼레이에 1행추가하는 형태로 설치된 것으로써, 제어신호 발생회로(29)로부터 출력쇠는 제1, 제2의 제어신호(S1, S2)에 의거하여, 키 코드의 기억과 그 판독을 행하는 기능을 가지고 있다.

페이지래치 회로(28)는, 비트선 1개에 1개의 비율로 접속되는 것으로써, 제어신호 발생회로(29)로부터 출력되는 제3, 제4의 제어신호(S3, S4)에 의하여 제어되고, 메모리얼레이(20)의 기록데이타를 유지하는 래치회로와, 키 코드의 비교를 행하는 콤퍼레이터로써 구성되어 있다.

이 페이지 래치회로(28)의 출력측의 공통 노드(Nor)에는, 일치산호(OUT)를 출력하는 일치검출 회로(30)가 접속되어 있다.

다음에, 제1도의 다비트 일치회로의 구성을 설명한다.

이 다비트 일치회로는, 미리 행라인 메모리(27)에 기록된 키 코드와, 페이지 래치회로(28)에 래치된 입력키 코드와의 일치, 불일치를 판정하는 것이다.

그 행라인 메모리(27)은, 플로팅 게이트에 양 및 음의 전하를 축적하는 것에 의하여 데이터가 기억되는 FLOTOX 구조의 ｉ개의 제1의 FET(전계 효과 트랜지스터)(41-0,41-1,41-2…)와, 그들에 직렬로 접속된 ｉ개의 선택용의 제3의 FET(43-0,43-1,43-2…)와를 구비하고 있다.

FET(41-0,41-1…)의 소스는 제2의 제어신호(S1)에 FET(43-0,43-1…)의 게이트는 제2의 제어 신호(S2)에 각각 공통접속 되고, 다시금 그 FET(43-0,43-1…)의 소스가 ｉ개의 노드(N1, N1, N2…)에 각각 접속되어 있다.

페이지 래치회로(28)은, 입력 키코드를 유지하는 ｉ개의 래치회로(46-0,46-1,46-2…)와, 콤퍼레이터를 구성하는 각 ｉ개의 제2, 제4, 제5의 FET(42-0,42-1…,44-0,44-1…,45-0,45-1…)로써, 구성되어 있다.

FET(42-0,42-1…)와 FET(44-0,44-1…)는 각각 직렬로 접속된 N채널의 인핸스먼트(enhancement)형 트랜지스터이며, 그 FET(42-0,42-1…)의 게이트거래치회로(46-0,46-1…)의 출력에, 소스가 노드(N1, N1…)에 각각 접속되어 있다.

FET(44-0,44-1…)의 게이트는 제4의 제어 신호(S4)에, 드레인은 제3의 제어신호(S3)에 각각 공통접속 되어있다.

또, FET(45-0,45-1…)는 그 게이트가 노드(N0, N1…)에, 그 소스가 접지전위(Vss)에, 그 드레인이 공통노드(Nor)에 각각 접속되어 있다.

일치검출 회로(30)는, 플업용의 P채널형 FET(51)와 N채널형 FET(52)와, 제1, 제2의 FF(53,54)와 AND게이트(55)와를 구비하고 있다.

FET(51,52)는 전원전위(Vcc)와 접지전위(Vss)간에 직렬로 접속되고, 그 게이트가 리세트신호(R)에 공통접속됨과 아울러, FET(51)의 소스 및 FET(52)의 드레인이 공통 노드(Nor)에 접속되어서 FET(45-0,45-1…)와 아울러 래시오형의 NOR회로를 구성하고 있다.

제1, 제2의 FF(53,54)는, 제어신호(S1∼S4)에 동기한 클럭신호(ø)의 입하에 의하여 입력을 집어넣는 기능을 가지고, 제1의 FF(53)의 입력단자(D1)가 공통노드(Nor)에, 리세트단자(R1)가 리세트신호(R)에, 클럭단자(CK1)가 클럭신호(ø)에 각각 접속되어 있다.

제2의 FF(54)의 입력단자(D2)는 출력단자(D2)에 리세트단자(R2)는 리세트신호(R)에, 클럭단자(CK2)는 클럭신호(ø)에 각각 접속되어 있다.

제1, 제2의 FF(53,54)의 출력단자(Q1,Q2)는, 일치신호 OUT출력용의 2입력AND게이트(55)에 접속되어 있다.

제5도는 제1도의 신호 파형도이며, 이 도면을 참조하면서 제1도 및 제4도의 동작을 설명한다.

또한, 제5도에 있어서, 노드(Ni)(=N0,N1,N2…)는, 그 초기치가 저레벨(이하, L로함)에서, 하기의 동작시간내에 서브스레숄드 전류, 접합 리크전류에 의하여 로직레벨이 발전하지 않는 정도로 충분히 큰 용량이 구비되어 있는 것으로 한다.

제어 신호(S1∼S4) 및 클럭신호(ø)는 도면과 같이 5스텝(T1∼T5)에 나누어서 입력한다.

또 래치회로 [46-i(=46-0,46-1,46-2…)에 0이 기억되어 있는 경우, 도중의 실선은 46-i=0, 파선은 46-i=1을 표시하고 반대로 래치회로(46-i)에 1이 기억되어 있는 경우, 도중의 실선은 46-i=1, 파선은 46-i=0를 표시한다.

우선, 제4도에 있어서, 키를 풀려고 하면 유서가 도시하지 않은 입력장치를 사용하여 키 코드를 입력하면, 그 키코드는 R/W 입출력회로(26), 멀티플렉서(24), 비트선(22), 메모리얼레이(20), 및 행라인 메모리(27)을 통하여 페이지 래치회로(28)중의 래치회로(46-i)에 래치된다.

이 래치회로(46-i)에 키코드 1이 래치되면, 그 출력측의 FET(42-0,42-1…)가 온하고, 반대로 키코드0이 래치되면, 그 출력측의 FET(42-0,42-1…)가 오프상태로 된다.

그리고 제5도의 스텝(T1)에 있어서, 제어신호(S3,S4)가 H, S1, S2가 저레벨(이하 L이라함)이기 때문에, FET(44-0,44-1…)가 온하고, 1의 키코드가 래치되어 있는 래치회로(46-i)의 출력측 FET(42-0,42-1…)를 통하여 노드(Ni)가 충전된다.

스텝(T2)에 있어서 제어신호(S2)가 H, S4가 L, 클럭신호(ø)가 H로되면, FET(43-0,43-1…)가 온, FET(44-0,44-1…)가 오프상태로 된다.

FET(41-i)(FET41-0,41-1…)에는 미리 1, 0의 키코드가 기억되고, 1의 키코드가 기억되어 있는 FET(41-i)는 온, 0의 키코드가 기억되어 있는 FET(41-i)는 오프상태로 되어 있다.

그것 때문에, FET(43-0,43-1…)가 온이 되면, 그 FET(43-0,42-1…)를 통하여, 1이 기억되어 있는 FET(41-i)측의 노드(Ni)가 L의 제어신호(S1)에 방전되어, H에서 L로 된다.

여기에서, 래치회로(46-i=1) 및 FET(41-i=0)의 조합의 노드(Ni)가 1개라도 존재하면, 그 노드(Ni)가 L로 되지 않으므로, 그것에 접속된 FET(45-i)(=45-0,45-1…)가 온상태의 그대로로 되어, 공통노드(Nor)가 0의 그대로가 된다.

스텝(T3)에 있어서, 제어신호(S1)가 H, S3가 L, 클럭신호(ø)가 L이 되면, 공통노드(Nor)의 데이터는 제1의 FF(53)에 래치된다.

이때, 1이 기억되어 있는 FET(41-i)측의 노드(Ni)는, 제어신호(S1)의 H에의 입상에 의하여, FET(41-i)(=43-0,43-1…)를 통하여 챠지업된다.

스텝(T4)에 있어서, 제어신호(S2)가 L, S4가 H로되면, 1이 래치되어 있는 래치회로(46-i)측의 노드(Ni)가 FET(44-i)를 통하여 L의 제어신호(S3)측에 방전된다.

이 스텝(T4)에서는, 래치회로(46-i=0) 및 FET(41-i=1)의 조합의 노드(Ni)가 1개라도 존재하는 경우, 그 노드(Ni)가 H의 그대로이므로, 그것에 접속된 FET(41-i)가 온상태를 유지하고, 공통노드(Nor)가 0의 그대로가 된다.

스텝(T5)에 있어서, 제어신호(S1,S4) 및 클럭신호(ø)가 L로 입하하면, 제1의 FF(53)의 데이터가 제2의 FF(54)에 래치됨과 아울러, 공통노드(Nor)의 데이터가 제1의 FF(53)에 래치된다.

그리고 제1 및 제2의 FF(53,54)의 출력이 다함께 1의 경우에만, AND게이트(55)로부터 출력되는 일치신호(OUT)가 1이 된다.

즉, 미리 FET(41-i)에 기억되어 있는 키코드와 래치회로(46-i)에 래치된 입력 키코드가 , 일치한 때에 일치신호(OUT)가 1로 된다.

이 일치신호(OUT)는 EEPROM의 각종의 제어신호로써 사용된다.

예를 들면, 일치신호(OUT)가 1의 경우, 제4도의 메모리셀 어레이(20)의 일부 또는 전부가 판독 혹은 기록 가능상태로 된다.

메모리 셀 어레이(20)중의 데이터를 판독하는 경우, 행디코더(23)에 의하여 워드선(21)의 1개가 선택되고, 그것에 접속된 메모리셀의 데이터가 비트선(22)에 출력된다.

그러면, 열디코더(25) 및 멀티플렉서(24)에 의하여, 비트선(22)의 1개가 선택되고, 그 비트선상의 데이터가 R/W입출력회로(26)에서 증폭된 후, 판독 데이터(D0)로써 출력된다.

메모리셀 얼레이(20)에 데이터를 기록하는 경우, 기록데이타(Di)는 R/W입출력회로(26), 멀티플렉서(24), 메모리 얼레이(20) 및 행라인 메모리(27)를 사이에 두고 페이지래치회로(28)에 래치된 후, 행디코더(23) 및 멀티플렉서(24)에 의하여 선택된 메모리셀에 일괄하여 기록된다.

본 실시예에서는, 다음과 같은 이점을 가지고 있다.

(a) 기록용 페이지 래치회로(28) 혹은 행라인 메모리(27)를 유효하게 이용하는 경우, 기존의 페이지래치회로(28)에, 1 노드(Ni)당, 2개의 FET(44-i,45-i)를 추가하고, 기타 주변회로로써 제어신호 발생회로(29) 및 일치검출회로(30)를 추가하는 것만으로써, 다비트 일치회로를 만들수가 있다.

일반적으로는 비교하여야 할 1쌍의 1비트 데이터당 최고 5개의 트랜지스터(41-i∼45-i)에 의하여 콤퍼레이터를 만드는 것이 가능하며, 수백, 수천의 수많은 데이터를 비교하는 경우, 제2도와 같이 EOR게이트를 사용하는 회로에 비하여 소자수가 월등히 적게된다.

또, 제3도의 회로에 비하여 카운터(11,12)가 불필요하게 되고, 회로수의 삭감과 회로형성 면적의 축소화를 도모할 수 있다.

(b) 제3도의 회로에서는, 비교하여야할 데이터의 수만큼의 비교시간(스텝시간)을 필요로하는 것에 대하여, 본 실시예에서는 데이터의 수에 관계없이 5스텝에서 비교동작이 종료하고 처리시간의 고속화를 도모할 수 있다.

즉 제3도의 회로에서는 시분할에서 1개씩 데이터를 비교하는 것에 대하여, 본 실시예에서는 데이터끼리 일괄하여 비교하지만, 그 비교시의 배타적 논리합을 시분할에서 2번으로 나누어 행하므로, 처리시간이 빠르다.

또한, 본 실시예에서는 제2도에 비하여, 처리 시간이 2배 걸리나, 소자수가 대폭으로 삭감할 수 있기 때문에, 그 이점이 크다.

또한, 본 발명은 도시한 실시예에 한정되지 않고, 예를 들면, 비트수를 증가하거나, EEPROM이외에 본 발명을 적용하여 래치데이타와 래치데이타와의 비교나, 메모리셀 데이터와 메모리셀 데이터와의 비교등을 행하는 등, 여러 가지의 일치판정에 사용하는 것이 가능하다.

이상 상세히 설명한 것과 같이, 본 발명에 의하면, 제1∼제4의 FET 및 논리회로에 의하여 제1과 제2의 데이터를 비교하고, 그 비교결과를 제1과 제2의 FF에 축적하고, 그 제1과 제2의 FF의 출격의 논리적을 AND게이트에서 구하여 일치신호를 출력하도록 하였으므로, 회로구성 소자의 삭감과 그것에 의한 회로형성 면적의 감소를 도모할 수 있음과 아울러, 비교처리의 고속화라는 효과를 기대할 수 있다.

따라서 특히 비교하여야할 데이터수가 수백 수천 이상의 많은 경우에 현저한 효과를 얻을 수 있다.

Claims (1)

1. 2진수에서 표선되는 ｉ개(단, ｉ는 복수)의 제1의 데이터와, 2진수에서 표현되는 ｉ개의 제2의 데이터와를 비교하여 양자의 일치, 불일치를 검출하는 다비트 일치회로에 있어서, 소스 또는 드레인이 제1의 제어신호에 접속되어 상기 제1의 데이터의 내용에 의하여, 온, 오프 동작하는 ｉ개의 제1의 FET와, 소스 또는 드레인이 ｉ개의 노드에 각각 접속되어 상기 제2의 데이터의 내용에 의하여 온, 오프동작하는 ｉ개의 제2의 FET와, 소스 또는 드레인의 어느것인가 한 쪽이 상기 제1의 FET의 드레인 또는 소스에 다른쪽이 상기 각 노드에 각각 접속되어 제2의 제어신호에 의하여 온, 오프 동작하는 ｉ개의 제3의 FET와, 소스 또는 드레인의 어느것인가 한 쪽이 상기 제2의 FET의 드레인 또는 소스에 다른쪽이 제3의 제어신호에 각각 접속되어 제4의 제어 신호에 의하여 온, 오프동작하는 ｉ개의 제4의 FET와, 상기 ｉ개의 노드의 부정논리합을 구하는 논리회로와, 상기 제1에서 제4의 제어신호에 동기하여 상기 논리회로의 출력을 래치하는 제1의 플립플롭과, 상기 제1에서 제4의 제어신호에 동기하여 상기 제1의 플립플롭의 출력을 래치하는 제2의 플립플롭과, 상기 제1과 제2의 플립플롭의 출력의 논리적을 구하는 AND게이트와를 구비한 것을 특징으로 하는 다비트 일치회로.

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