JP2809650B2 - 計時回路 - Google Patents
計時回路Info
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- JP2809650B2 JP2809650B2 JP63263150A JP26315088A JP2809650B2 JP 2809650 B2 JP2809650 B2 JP 2809650B2 JP 63263150 A JP63263150 A JP 63263150A JP 26315088 A JP26315088 A JP 26315088A JP 2809650 B2 JP2809650 B2 JP 2809650B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は所定の時間を計時し、計時完了信号を出力
する計時回路に関する。
する計時回路に関する。
（従来の技術） 例えば、VTR（ビデオ・テープ・レコーダ）では、記
録テープの走行速度の基準値としてクロックパルスをカ
ウントする計時回路が利用されている。第３図はこのよ
うな用途に使用される従来の計時回路の構成を示す回路
図である。図において、縦続接続された４個のフリップ
フロップ51〜54はクロックパルスCPをカウントする４ビ
ットのカウンタ回路55を構成している。上記カウンタ回
路54の各ビット出力はそれぞれ２個の排他的NOR回路56
と57、58と59、60と61及び62と63に供給される。また、
64はそれぞれ４ビットの２進データA1〜A4、B1〜B4を記
憶しているROMである。このROMの一方の４ビットデータ
A1〜A4のそれぞれは上記４個の各排他的NOR回路56,58,6
0,62に供給される。また、上記ROMの他方の４ビットデ
ータB1〜B4のそれぞれは上記４個の各排他的NOR回路57,
59,61,63に供給される。上記各４個の排他的NOR回路56,
58,60,62及び57,59,61,63の出力は２個のAND回路65,66
にそれぞれ並列に供給される。
録テープの走行速度の基準値としてクロックパルスをカ
ウントする計時回路が利用されている。第３図はこのよ
うな用途に使用される従来の計時回路の構成を示す回路
図である。図において、縦続接続された４個のフリップ
フロップ51〜54はクロックパルスCPをカウントする４ビ
ットのカウンタ回路55を構成している。上記カウンタ回
路54の各ビット出力はそれぞれ２個の排他的NOR回路56
と57、58と59、60と61及び62と63に供給される。また、
64はそれぞれ４ビットの２進データA1〜A4、B1〜B4を記
憶しているROMである。このROMの一方の４ビットデータ
A1〜A4のそれぞれは上記４個の各排他的NOR回路56,58,6
0,62に供給される。また、上記ROMの他方の４ビットデ
ータB1〜B4のそれぞれは上記４個の各排他的NOR回路57,
59,61,63に供給される。上記各４個の排他的NOR回路56,
58,60,62及び57,59,61,63の出力は２個のAND回路65,66
にそれぞれ並列に供給される。
上記従来回路において、ROM64には一方の４ビットデ
ータA1〜A4として例えばA1＝“1"レベル、A2＝“0"レベ
ル,A3＝“1"レベル、A2＝“0"レベルが、他方の４ビッ
トデータB1〜B4として例えばB1＝“0"レベル、B2＝“1"
レベル、B3＝“0"レベル、B2＝“1"レベルがそれぞれ記
憶されているとする。そして、計時はカウンタ回路55に
リセット信号RSを供給して各フリップフロップを初期化
した後、クロックパルスCPを供給することにより行われ
る。すなわち、カウンタ回路55がクロックパルスを５回
カウントすると、Q1が“1"レベル、Q2が“0"レベル、Q3
が“1"レベル、Q4が“0"レベルとなり、予めROM64に記
憶されている一方のデータA1〜A4と一致する。このと
き、４個の排他的NOR回路56,58,60,62の出力を全て“1"
レベルとなり、AND回路65の出力C1も、“1"レベルとな
って一方のデータA1〜A4に対応した計時が完了する。す
なわち、出力信号C1が“1"レベルになった時点でクロッ
クパルスCPの周期の５倍の時間の計時が完了したことに
なる。さらに計時が進み、カウンタ回路55がクロックパ
ルスを10回カウントすると、出力Q1が“0"レベル、Q2が
“1"レベル、Q3が“0"レベル、Q4が“1"レベルとなり、
予めROM64に記憶されている他方のデータB1〜B4と一致
する。このとき、４個の排他的NOR回路57,59,61,63の出
力が全て“1"レベルとなり、AND回路66の出力C2も“1"
レベルとなって他方のデータB1〜B4に対応した計時が完
了する。すなわち、出力信号C2が“1"レベルになった時
点でクロックパルスCPの周期の10倍の時間の計時が完了
したことになる。
ータA1〜A4として例えばA1＝“1"レベル、A2＝“0"レベ
ル,A3＝“1"レベル、A2＝“0"レベルが、他方の４ビッ
トデータB1〜B4として例えばB1＝“0"レベル、B2＝“1"
レベル、B3＝“0"レベル、B2＝“1"レベルがそれぞれ記
憶されているとする。そして、計時はカウンタ回路55に
リセット信号RSを供給して各フリップフロップを初期化
した後、クロックパルスCPを供給することにより行われ
る。すなわち、カウンタ回路55がクロックパルスを５回
カウントすると、Q1が“1"レベル、Q2が“0"レベル、Q3
が“1"レベル、Q4が“0"レベルとなり、予めROM64に記
憶されている一方のデータA1〜A4と一致する。このと
き、４個の排他的NOR回路56,58,60,62の出力を全て“1"
レベルとなり、AND回路65の出力C1も、“1"レベルとな
って一方のデータA1〜A4に対応した計時が完了する。す
なわち、出力信号C1が“1"レベルになった時点でクロッ
クパルスCPの周期の５倍の時間の計時が完了したことに
なる。さらに計時が進み、カウンタ回路55がクロックパ
ルスを10回カウントすると、出力Q1が“0"レベル、Q2が
“1"レベル、Q3が“0"レベル、Q4が“1"レベルとなり、
予めROM64に記憶されている他方のデータB1〜B4と一致
する。このとき、４個の排他的NOR回路57,59,61,63の出
力が全て“1"レベルとなり、AND回路66の出力C2も“1"
レベルとなって他方のデータB1〜B4に対応した計時が完
了する。すなわち、出力信号C2が“1"レベルになった時
点でクロックパルスCPの周期の10倍の時間の計時が完了
したことになる。
（発明が解決しようとする課題） このように従来では、カウンタ回路の出力とROMの記
憶データを排他的NOR回路で比較することによって所定
時間の計時を行なうようにしているので、（カウンタ回
路のビット数）×（計時時間の種類）の数だけ排他的NO
R回路が必要となる。このため従来では、カウンタ回路
のビット数が多く、かつ計時すべき時間の種類が多い場
合には排他的NOR回路の数が極めて多くなり、集積回路
化する際のチップ面積が増大するという問題がある。
憶データを排他的NOR回路で比較することによって所定
時間の計時を行なうようにしているので、（カウンタ回
路のビット数）×（計時時間の種類）の数だけ排他的NO
R回路が必要となる。このため従来では、カウンタ回路
のビット数が多く、かつ計時すべき時間の種類が多い場
合には排他的NOR回路の数が極めて多くなり、集積回路
化する際のチップ面積が増大するという問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、計時すべき時間の種類が多い場合
でも集積回路化する際のチップ面積の増大を防止するこ
とができる計時回路を提供することにある。
であり、その目的は、計時すべき時間の種類が多い場合
でも集積回路化する際のチップ面積の増大を防止するこ
とができる計時回路を提供することにある。
［発明の構成］ （課題を解決するための手段とその作用） この発明の計時回路は、任意のビット数からなりクロ
ックパルスを計数するカウンタ回路と、計時すべき時間
に対応して所定位置のものが選択的にディプレッション
型に設定され、その他はエンハンスメント型に設定さ
れ、上記カウンタ回路の出力が各ゲートに供給される直
列接続された複数個のトランジスタと、上記直列接続さ
れた複数個のトランジスタの一端と電源との間に接続さ
れ、ゲートにプリチャージ用の信号が供給されるプリチ
ャージ用のトランジスタと、上記直列接続された複数個
のトランジスタの一端と上記プリチャージ用のトランジ
スタとの接続点の信号を検出するインバータとを具備し
たことを特徴とする。
ックパルスを計数するカウンタ回路と、計時すべき時間
に対応して所定位置のものが選択的にディプレッション
型に設定され、その他はエンハンスメント型に設定さ
れ、上記カウンタ回路の出力が各ゲートに供給される直
列接続された複数個のトランジスタと、上記直列接続さ
れた複数個のトランジスタの一端と電源との間に接続さ
れ、ゲートにプリチャージ用の信号が供給されるプリチ
ャージ用のトランジスタと、上記直列接続された複数個
のトランジスタの一端と上記プリチャージ用のトランジ
スタとの接続点の信号を検出するインバータとを具備し
たことを特徴とする。
この発明によれば、カウンタ回路の出力が計時時間に
対応した状態になると、インバータの出力が反転し、計
時が完了する。
対応した状態になると、インバータの出力が反転し、計
時が完了する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る計時回路を２種類の時間計時
行なうものに実施した場合の構成を示す回路図である。
図において、縦続接続された４個のフリップフロップ11
〜14はクロックパルスCPをカウントする４ビットのカウ
ンタ回路15を構成している。このカウンタ回路15内の４
個のフリップフロップ11〜14の内部状態はリセット信号
RSによって初期化されるようになっている。上記カウン
タ回路15の４ビットの出力Q1〜Q4はプリチャージ型NAND
−ROM回路20にアドレスとして供給される。
行なうものに実施した場合の構成を示す回路図である。
図において、縦続接続された４個のフリップフロップ11
〜14はクロックパルスCPをカウントする４ビットのカウ
ンタ回路15を構成している。このカウンタ回路15内の４
個のフリップフロップ11〜14の内部状態はリセット信号
RSによって初期化されるようになっている。上記カウン
タ回路15の４ビットの出力Q1〜Q4はプリチャージ型NAND
−ROM回路20にアドレスとして供給される。
ROM回路20には、リース・ドレイン間が直列接続され
たそれぞれ４個のメモリセル用のＮチャネルMOSトラン
ジスタ21〜24及び31〜34が設けられている。これら各４
個のトランジスタ21〜24、31〜34はデータの書き込み
時、計時を行なう時間に対応して所定位置のものが選択
的にデプレッション型に設定され、残りはエンハンスメ
ント型に設定される。例えば計時を行なう２種類の時間
の一方がクロックパルスCPの周期の５倍の時間である場
合には一方の４個のトランジスタ21〜24のうち、元々エ
ンハンスメント型のものであるトランジスタ22と24のチ
ャネル領域に選択的にチャネルインプラが行われ、両ト
ランジスタ22,24が選択的にデプレッション型に設定さ
れる。また、計時時間の他方がクロックパルスCPの周期
の10倍の時間である場合には他方の４個のトランジスタ
31〜34のうち、元々エンハンスメント型のものであるト
ランジスタ31と33のチャネル領域に選択的にチャネルイ
ンプラが行われ、両トランジスタ31,33が選択的にデプ
レッション型に設定される。上記各４個のトランジスタ
21〜24、31〜34のゲートには上記カウンタ回路15からの
４ビットの出力Q1〜Q4が供給される。上記直列接続され
た４個のトランジスタ21〜24及び31〜34の各一端は接地
電圧GNDに接続されており、各他端はデータ読み出し制
御用のＮチャネルMOSトランジスタ25、35の各一端に接
続されている。上記データ読み出し制御用のトランジス
タ25、35の他端はプリチャージ用のＰチャネルMOSトラ
ンジスタ26、36それぞれを介して電源電圧VDDに接続さ
れている。また、上記データ読み出し制御用のトランジ
スタ25、35及びプリチャージ用のトランジスタ26、36の
各ゲートにはリード信号RDが供給される。上記トランジ
スタ25と26の直列接続点27の信号D1はインバータ28に供
給される。さらにこのインバータ28の出力E1はセット・
リセット型のフリップフロップ29にセット信号として供
給される。同様に、上記トランジスタ35と36の直列接続
点37の信号D2はインバータ38に供給され、このインバー
タ38の出力E2はセット・リセット型のフリップフロップ
39にセット信号として供給される。上記両フリップフロ
ップ29、39にはリセット信号として上記信号RSが供給さ
れる。また、上記リセット信号RS、リード信号RD及びク
ロックパルスCPはタイミング回路16からそれぞれ出力さ
れる。
たそれぞれ４個のメモリセル用のＮチャネルMOSトラン
ジスタ21〜24及び31〜34が設けられている。これら各４
個のトランジスタ21〜24、31〜34はデータの書き込み
時、計時を行なう時間に対応して所定位置のものが選択
的にデプレッション型に設定され、残りはエンハンスメ
ント型に設定される。例えば計時を行なう２種類の時間
の一方がクロックパルスCPの周期の５倍の時間である場
合には一方の４個のトランジスタ21〜24のうち、元々エ
ンハンスメント型のものであるトランジスタ22と24のチ
ャネル領域に選択的にチャネルインプラが行われ、両ト
ランジスタ22,24が選択的にデプレッション型に設定さ
れる。また、計時時間の他方がクロックパルスCPの周期
の10倍の時間である場合には他方の４個のトランジスタ
31〜34のうち、元々エンハンスメント型のものであるト
ランジスタ31と33のチャネル領域に選択的にチャネルイ
ンプラが行われ、両トランジスタ31,33が選択的にデプ
レッション型に設定される。上記各４個のトランジスタ
21〜24、31〜34のゲートには上記カウンタ回路15からの
４ビットの出力Q1〜Q4が供給される。上記直列接続され
た４個のトランジスタ21〜24及び31〜34の各一端は接地
電圧GNDに接続されており、各他端はデータ読み出し制
御用のＮチャネルMOSトランジスタ25、35の各一端に接
続されている。上記データ読み出し制御用のトランジス
タ25、35の他端はプリチャージ用のＰチャネルMOSトラ
ンジスタ26、36それぞれを介して電源電圧VDDに接続さ
れている。また、上記データ読み出し制御用のトランジ
スタ25、35及びプリチャージ用のトランジスタ26、36の
各ゲートにはリード信号RDが供給される。上記トランジ
スタ25と26の直列接続点27の信号D1はインバータ28に供
給される。さらにこのインバータ28の出力E1はセット・
リセット型のフリップフロップ29にセット信号として供
給される。同様に、上記トランジスタ35と36の直列接続
点37の信号D2はインバータ38に供給され、このインバー
タ38の出力E2はセット・リセット型のフリップフロップ
39にセット信号として供給される。上記両フリップフロ
ップ29、39にはリセット信号として上記信号RSが供給さ
れる。また、上記リセット信号RS、リード信号RD及びク
ロックパルスCPはタイミング回路16からそれぞれ出力さ
れる。
次に上記のように構成された回路の動作を第２図のタ
イミングチャートを併用して説明する。まず始めに、タ
イミング回路16からのリセット信号RSが“0"レベルに低
下する。これによりカウンタ回路15内の各フリップフロ
ップ11〜14が初期化され、４ビットの出力Q1〜Q4が“0"
レベルに設定される。また、リセット信号RSが“0"レベ
ルに低下することにより、フリップフロップ29、39がリ
セットされ、両出力C1、C2が共に“0"レベルに設定され
る。次にタイミング回路16からクロックパルスCPとリー
ド信号RDが順次出力され、クロックパルスCPがカウンタ
回路15でカウントされる。なお、このクロックパルスCP
とリード信号RDとの関係は、リード信号RDの“1"レベル
期間がクロックパルスCPの“1"レベル期間に入っている
ものであればどのような関係になっていてもよい。
イミングチャートを併用して説明する。まず始めに、タ
イミング回路16からのリセット信号RSが“0"レベルに低
下する。これによりカウンタ回路15内の各フリップフロ
ップ11〜14が初期化され、４ビットの出力Q1〜Q4が“0"
レベルに設定される。また、リセット信号RSが“0"レベ
ルに低下することにより、フリップフロップ29、39がリ
セットされ、両出力C1、C2が共に“0"レベルに設定され
る。次にタイミング回路16からクロックパルスCPとリー
ド信号RDが順次出力され、クロックパルスCPがカウンタ
回路15でカウントされる。なお、このクロックパルスCP
とリード信号RDとの関係は、リード信号RDの“1"レベル
期間がクロックパルスCPの“1"レベル期間に入っている
ものであればどのような関係になっていてもよい。
他方、リード信号RDが“0"レベルの期間ではROM回路2
0内のプリチャージ用のトランジスタ26、36がオンし、
各接続点27、37は電源電圧VDDによって“1"レベルにプ
リチャージされ、リード信号RDが“1"レベルの期間では
ROM回路20内のデータ読み出し制御用のトランジスタ2
5、35がオンし、各接続点27、37の電位がメモリセル用
のトランジスタ21〜24及び31〜34の記憶データに応じて
設定される。
0内のプリチャージ用のトランジスタ26、36がオンし、
各接続点27、37は電源電圧VDDによって“1"レベルにプ
リチャージされ、リード信号RDが“1"レベルの期間では
ROM回路20内のデータ読み出し制御用のトランジスタ2
5、35がオンし、各接続点27、37の電位がメモリセル用
のトランジスタ21〜24及び31〜34の記憶データに応じて
設定される。
そして、カウンタ回路15がクロックパルスを５回カウ
ントすると、ビット出力Q1が“1"レベル、ビット出力Q2
が“0"レベル、ビット出力Q3が“1"レベル、ビット出力
Q4が“0"レベルとなる。これら４ビットの出力がROM回
路20に供給されることにより、直列接続された４個のト
ランジスタ21〜24のうちエンハンスメント型のトランジ
スタ21と23が始めて共にオン状態になる。これにより、
リード信号RDの“0"レベル期間に“1"レベルにプリチャ
ージされた接続点25の信号D1は、トランジスタ25のオン
期間に“0"レベルに低下する。また、この信号を受ける
インバータ28の出力E1は“1"レベルとなる。そして、こ
のインバータ28の出力E1の“1"レベルへの立上がりに同
期してフリップフロップ29がセットされ、その出力C1が
“0"レベルから“1"レベルに反転することによって計時
が完了する。すなわち、出力信号C1が“1"レベルになっ
た時点でクロックパルスCPの周期の５倍の時間の計時が
完了したことになる。
ントすると、ビット出力Q1が“1"レベル、ビット出力Q2
が“0"レベル、ビット出力Q3が“1"レベル、ビット出力
Q4が“0"レベルとなる。これら４ビットの出力がROM回
路20に供給されることにより、直列接続された４個のト
ランジスタ21〜24のうちエンハンスメント型のトランジ
スタ21と23が始めて共にオン状態になる。これにより、
リード信号RDの“0"レベル期間に“1"レベルにプリチャ
ージされた接続点25の信号D1は、トランジスタ25のオン
期間に“0"レベルに低下する。また、この信号を受ける
インバータ28の出力E1は“1"レベルとなる。そして、こ
のインバータ28の出力E1の“1"レベルへの立上がりに同
期してフリップフロップ29がセットされ、その出力C1が
“0"レベルから“1"レベルに反転することによって計時
が完了する。すなわち、出力信号C1が“1"レベルになっ
た時点でクロックパルスCPの周期の５倍の時間の計時が
完了したことになる。
さらに計時が進み、カウンタ回路15がクロックパルス
を10回カウントすると、ビット出力Q1が“0"レベル、ビ
ット出力Q2が“1"レベル、ビット出力Q3が“0"レベル、
ビット出力Q4が“1"レベルとなる。これら４ビットの出
力がROM回路20に供給されることにより、直列接続され
た４個のトランジスタ31〜34のうちエンハンスメント型
のトランジスタ32と34が始めて共にオン状態になる。こ
れにより、リード信号RDの“0"レベル期間に“1"レベル
にプリチャージされた接続点35の信号D2が、トランジス
タ35のオン期間の“0"レベルに低下する。また、この信
号を受けるインバータ38の出力E2は“1"レベルとなる。
そして、このインバータ38の出力E2の“1"レベルへの立
上がりに同期してフリップフロップ39がセットされ、そ
の出力C2が“0"レベルから“1"レベルに反転することに
よって計時が完了する。すなわち、出力信号C2が“1"レ
ベルになった時点でクロックパルスCPの周期の10倍の時
間の計時が完了したことになる。そして、信号C1、C2
は、次にリセット信号RSが“0"レベルに低下するまで
“1"レベルを維持する。
を10回カウントすると、ビット出力Q1が“0"レベル、ビ
ット出力Q2が“1"レベル、ビット出力Q3が“0"レベル、
ビット出力Q4が“1"レベルとなる。これら４ビットの出
力がROM回路20に供給されることにより、直列接続され
た４個のトランジスタ31〜34のうちエンハンスメント型
のトランジスタ32と34が始めて共にオン状態になる。こ
れにより、リード信号RDの“0"レベル期間に“1"レベル
にプリチャージされた接続点35の信号D2が、トランジス
タ35のオン期間の“0"レベルに低下する。また、この信
号を受けるインバータ38の出力E2は“1"レベルとなる。
そして、このインバータ38の出力E2の“1"レベルへの立
上がりに同期してフリップフロップ39がセットされ、そ
の出力C2が“0"レベルから“1"レベルに反転することに
よって計時が完了する。すなわち、出力信号C2が“1"レ
ベルになった時点でクロックパルスCPの周期の10倍の時
間の計時が完了したことになる。そして、信号C1、C2
は、次にリセット信号RSが“0"レベルに低下するまで
“1"レベルを維持する。
このように上記実施例回路によれば、所定の時間を計
時するために従来のような排他的NOR回路を必要としな
い。ここで、上記実施例回路と従来回路とを集積回路化
する際のチップ面積を比較すると、カウンタ回路15の構
成は従来と同じであるためにこの部分の占有面積は同じ
である。また、ROM回路20については、従来のROM回路が
１ビットのデータを記憶するために最低１個のメモリセ
ル用トランジスタを必要とするため、両者の占有面積の
差はほとんどない。また、タイミング回路16について
は、従来回路では図示されていないが同然必要であり、
しかも両者の機能にそれ程の差がないために占有面積の
差もほとんど生じない。従って、上記実施例回路は従来
回路に比べて、排他的NOR回路を必要としない分だけチ
ップ面積を縮小化することができる。しかも従来回路で
は、時計すべき時間の種類が増加するのに伴って排他的
NOR回路の数が増加するため、より多くの種類の時間を
計時するような場合に上記実施例回路は極めて有効であ
る。
時するために従来のような排他的NOR回路を必要としな
い。ここで、上記実施例回路と従来回路とを集積回路化
する際のチップ面積を比較すると、カウンタ回路15の構
成は従来と同じであるためにこの部分の占有面積は同じ
である。また、ROM回路20については、従来のROM回路が
１ビットのデータを記憶するために最低１個のメモリセ
ル用トランジスタを必要とするため、両者の占有面積の
差はほとんどない。また、タイミング回路16について
は、従来回路では図示されていないが同然必要であり、
しかも両者の機能にそれ程の差がないために占有面積の
差もほとんど生じない。従って、上記実施例回路は従来
回路に比べて、排他的NOR回路を必要としない分だけチ
ップ面積を縮小化することができる。しかも従来回路で
は、時計すべき時間の種類が増加するのに伴って排他的
NOR回路の数が増加するため、より多くの種類の時間を
計時するような場合に上記実施例回路は極めて有効であ
る。
なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例回路ではフリップフロップ29、39を設け、
これらの出力C1、C2を計時完了信号として得る場合につ
いて説明したが、これはインバータ28、38の出力E1、E2
を計時完了信号としてもよい。その理由は、カウンタ回
路15がそれぞれの計時時間に対応した数のクロックパル
スをカウンタした後に両信号E1、E2が始めて“1"レベル
になり、それ以前では“0"レベルのままになっているか
らである。
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例回路ではフリップフロップ29、39を設け、
これらの出力C1、C2を計時完了信号として得る場合につ
いて説明したが、これはインバータ28、38の出力E1、E2
を計時完了信号としてもよい。その理由は、カウンタ回
路15がそれぞれの計時時間に対応した数のクロックパル
スをカウンタした後に両信号E1、E2が始めて“1"レベル
になり、それ以前では“0"レベルのままになっているか
らである。
さらに上記実施例では２種類の時間を計時する場合に
ついて説明したが、それ以上の種類の時間計時が可能な
ことはもちろんである。また、ROM回路20において、読
み出し制御用のトランジスタ25、35を省略するこもでき
る。
ついて説明したが、それ以上の種類の時間計時が可能な
ことはもちろんである。また、ROM回路20において、読
み出し制御用のトランジスタ25、35を省略するこもでき
る。
［発明の効果］ 以上説明したようにこの発明によれば、計時すべき時
間の種類が多い場合でも集積回路化する際のチップ面積
の増大を防止することができる計時回路を提供すること
ができる。
間の種類が多い場合でも集積回路化する際のチップ面積
の増大を防止することができる計時回路を提供すること
ができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図はその動作を説明するためのタイミングチャー
ト、第３図は従来回路の回路図である。 15……カウンタ回路、16……タイミング回路、20……プ
リチャージ型NAND−ROM回路、29,39……セットリセット
型フリップフロップ。
第２図はその動作を説明するためのタイミングチャー
ト、第３図は従来回路の回路図である。 15……カウンタ回路、16……タイミング回路、20……プ
リチャージ型NAND−ROM回路、29,39……セットリセット
型フリップフロップ。
Claims (1)
- 【請求項１】任意のビット数からなりクロックパルスを
計数するカウンタ回路と、 計時すべき時間に対応して所定位置のものが選択的にデ
ィプレッション型に設定され、その他はエンハンスメン
ト型に設定され、上記カウンタ回路の出力が各ゲートに
供給される直列接続された複数個のトランジスタと、 上記直列接続された複数個のトランジスタの一端と電源
との間に接続され、ゲートにプリチャージ用の信号が供
給されるプリチャージ用のトランジスタと、 上記直列接続された複数個のトランジスタの一端と上記
プリチャージ用のトランジスタとの接続点の信号を検出
するインバータとを具備したことを特徴とする計時回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263150A JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263150A JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109418A JPH02109418A (ja) | 1990-04-23 |
| JP2809650B2 true JP2809650B2 (ja) | 1998-10-15 |
Family
ID=17385500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263150A Expired - Fee Related JP2809650B2 (ja) | 1988-10-19 | 1988-10-19 | 計時回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809650B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505068Y2 (ja) * | 1990-10-30 | 1996-07-24 | 富士電機株式会社 | 半導体装置のパッケ―ジ構造 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132236A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | プログラマブル・タイマ回路 |
| JPS59187237U (ja) * | 1983-05-30 | 1984-12-12 | 株式会社日立製作所 | タイマ−回路 |
-
1988
- 1988-10-19 JP JP63263150A patent/JP2809650B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02109418A (ja) | 1990-04-23 |
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