JPS59132236A - プログラマブル・タイマ回路 - Google Patents
プログラマブル・タイマ回路Info
- Publication number
- JPS59132236A JPS59132236A JP614683A JP614683A JPS59132236A JP S59132236 A JPS59132236 A JP S59132236A JP 614683 A JP614683 A JP 614683A JP 614683 A JP614683 A JP 614683A JP S59132236 A JPS59132236 A JP S59132236A
- Authority
- JP
- Japan
- Prior art keywords
- time
- setting
- memory
- clock
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G15/00—Time-pieces comprising means to be operated at preselected times or after preselected time intervals
- G04G15/006—Time-pieces comprising means to be operated at preselected times or after preselected time intervals for operating at a number of different times
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1502—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs programmable
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラム可能なタイマ回路に関する。
プログラマブルなタイマ回路として従来よりＰＵＴ（７
’ログラマブル・ユニジャンクション・トランジスタ）
と抵抗とコンデンサを使用するものがある。この回路に
よれば長時間を設定した場合にはコンデンサの漏れ電流
等が大きく作用し、不安定になってしまうという欠点が
あった。また、同時に多数個の設定時間を得るには同一
の回路が多数個必要となるが、各回路を構成する素子の
特性により、得られ、る設定時間の精度にバラツキが生
じるという欠点があった。
’ログラマブル・ユニジャンクション・トランジスタ）
と抵抗とコンデンサを使用するものがある。この回路に
よれば長時間を設定した場合にはコンデンサの漏れ電流
等が大きく作用し、不安定になってしまうという欠点が
あった。また、同時に多数個の設定時間を得るには同一
の回路が多数個必要となるが、各回路を構成する素子の
特性により、得られ、る設定時間の精度にバラツキが生
じるという欠点があった。
本発明の目的は長時間の設定が可能で、多数個の時間設
定を同じ精度で同時に設定できるプログラマブル・タイ
マ回路を提供することにある。
定を同じ精度で同時に設定できるプログラマブル・タイ
マ回路を提供することにある。
前記目的を達成するために本発明によるプログラマブル
・タイマ回路はクロック発生器と、前記クロック入力に
より動作するバイナリカウンタと、前記バイナリカウン
タの複数の２進出力をアドレスとするプログラマブル・
リード・オンリ・メモリとを含み、前記バイナリカウン
タの複数の２進出力で示される前記プログラマブル・リ
ード・オンリ・メモリのアドレスに１“をセットするこ
とにより前記クロック発生周期間隔で１以上多数個の時
間を設定可能に構成しである。
・タイマ回路はクロック発生器と、前記クロック入力に
より動作するバイナリカウンタと、前記バイナリカウン
タの複数の２進出力をアドレスとするプログラマブル・
リード・オンリ・メモリとを含み、前記バイナリカウン
タの複数の２進出力で示される前記プログラマブル・リ
ード・オンリ・メモリのアドレスに１“をセットするこ
とにより前記クロック発生周期間隔で１以上多数個の時
間を設定可能に構成しである。
前記構成によれば長時間の設定および一つの回路で同時
に多数個の時間設定が可能となり、本発明の目的は完全
に達成される。
に多数個の時間設定が可能となり、本発明の目的は完全
に達成される。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるプログラマブル・タイマ回路の第
１の実施例を示す回路図である。クロック発生器ｌの出
力端子にはＴ周期のクロックが出力される。バイナリカ
ウンタ２はこのクロックをカウント入力とし、ｎ＋１個
の２進出力でそのカウント値を示す。この口＋１個の２
進出力はＰＲＯＭ３のアドレスに接続すれている。時間
設定間隔はＴ周期でバイナリカウンタ２が、カウンタ値
を＋１するので１時間間隔で設定可能である。そして設
定可能な時間幅は０−ＴＸ２ｎ＋１−１ である。なか
、ｎはアドレスビット数を示す。
１の実施例を示す回路図である。クロック発生器ｌの出
力端子にはＴ周期のクロックが出力される。バイナリカ
ウンタ２はこのクロックをカウント入力とし、ｎ＋１個
の２進出力でそのカウント値を示す。この口＋１個の２
進出力はＰＲＯＭ３のアドレスに接続すれている。時間
設定間隔はＴ周期でバイナリカウンタ２が、カウンタ値
を＋１するので１時間間隔で設定可能である。そして設
定可能な時間幅は０−ＴＸ２ｎ＋１−１ である。なか
、ｎはアドレスビット数を示す。
所定の時間設定にはその所定時間対応のＰＲＯＭ３のア
ドレスに１を書込む。多数の時間設定をロックのカウン
トにより、その設定時間になるとその設定時間に対応す
るアドレスが指定されるのでＰＲ４ＯＭ３の出力ＴＩ、
Ｔ２・・・・・・Ｔｍにはデータが出力される。
ドレスに１を書込む。多数の時間設定をロックのカウン
トにより、その設定時間になるとその設定時間に対応す
るアドレスが指定されるのでＰＲ４ＯＭ３の出力ＴＩ、
Ｔ２・・・・・・Ｔｍにはデータが出力される。
本回路の設定時間の精度はクロック発生回路の精度のみ
に依存するため水晶発振器等を選定すれば長時間の設定
でも高いものとなる。
に依存するため水晶発振器等を選定すれば長時間の設定
でも高いものとなる。
また、多数個の時間設定も一つの回路で可能で同様に各
時間設定も精度の高いものとなる。
時間設定も精度の高いものとなる。
第２図は本発明の第２の実施例を示す回路図である。こ
の回路は第１図のＰＲＯＭ３出力にさらにラッチ回路を
接続した例である。本図ではラッチ回路４はＰＲＯＭ
ｓの出力を保持するのでバイナリカウンタ２がリセット
された場合でもラッチが解除されない限り出力は保持さ
れることになる。したがっである時間、本回路が動作し
、所定のタイマ出力が得られた後、新たにゼロスタート
の時間が要求された場合も、既に得られたタイマ出力を
破壊することなしにバイナリカウンタ２をリセットする
ことによりタイマがスタートできる。また、クロック発
生器１とバイナリカウンタ２０間にゲートを設け、入力
クロックをオン／オフすることにより外部より制御信号
でスタート／ステップを制御でき、さらにはバイナリカ
ウンタ２のリセットを行うだけで任意の時刻からタイマ
を開始できる。
の回路は第１図のＰＲＯＭ３出力にさらにラッチ回路を
接続した例である。本図ではラッチ回路４はＰＲＯＭ
ｓの出力を保持するのでバイナリカウンタ２がリセット
された場合でもラッチが解除されない限り出力は保持さ
れることになる。したがっである時間、本回路が動作し
、所定のタイマ出力が得られた後、新たにゼロスタート
の時間が要求された場合も、既に得られたタイマ出力を
破壊することなしにバイナリカウンタ２をリセットする
ことによりタイマがスタートできる。また、クロック発
生器１とバイナリカウンタ２０間にゲートを設け、入力
クロックをオン／オフすることにより外部より制御信号
でスタート／ステップを制御でき、さらにはバイナリカ
ウンタ２のリセットを行うだけで任意の時刻からタイマ
を開始できる。
以上、詳しく説明したように本発明によれば長時間タイ
マを実現でき、一つの回路で同時に精度の良い多数個の
時間を設定できる。
マを実現でき、一つの回路で同時に精度の良い多数個の
時間を設定できる。
第１図は本発明によるプログラマブル・タイマ回路の第
１の実施例を示す回路図、第２図は本発明の第２の実施
例を示す回路図である。 １・・：クロツク発生器 ２・・・バイナリカウンタ３
・・・プログラマブル・リード−オンリ・メモリ（ＰＲ
ＯＭ） ４・・・ラッチ回路
１の実施例を示す回路図、第２図は本発明の第２の実施
例を示す回路図である。 １・・：クロツク発生器 ２・・・バイナリカウンタ３
・・・プログラマブル・リード−オンリ・メモリ（ＰＲ
ＯＭ） ４・・・ラッチ回路
Claims (1)
- クロック発生器と、前記クロック入力により動作するバ
イナリカウンタと、前記バイナリカウンタの複数の２進
出力をアドレストｆ７−、プログラマブル・リード・オ
ンリ・メモリとを含み、前記バイナリカウンタの複数の
２進出力で示さｈ、る前記プログラマブル・リード・オ
ンリ・メモリのアドレスに１”をセットすることにより
前記クロック発生周期間隔で１以上多数個の時間を設定
可能に構成したことを特徴とするプログラマブル・タイ
マ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP614683A JPS59132236A (ja) | 1983-01-18 | 1983-01-18 | プログラマブル・タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP614683A JPS59132236A (ja) | 1983-01-18 | 1983-01-18 | プログラマブル・タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132236A true JPS59132236A (ja) | 1984-07-30 |
Family
ID=11630377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP614683A Pending JPS59132236A (ja) | 1983-01-18 | 1983-01-18 | プログラマブル・タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109418A (ja) * | 1988-10-19 | 1990-04-23 | Toshiba Corp | 計時回路 |
-
1983
- 1983-01-18 JP JP614683A patent/JPS59132236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109418A (ja) * | 1988-10-19 | 1990-04-23 | Toshiba Corp | 計時回路 |
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