JPH0457125A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＣＰＵの暴走時に不揮発性メモリへの書込
を阻止する暴走監視機能を備えたコンピュータシステム
に関するものである。

［従来の技術］ 第４図は、例えば特開平１−２２９３３５号公報等に示
された従来の暴走監視機能を備えたコンピュータシステ
ムの暴走監視部のみを示したブロック線図、第５図及び
第６図はその動作説明用のタイムチャートで、第５図は
ＣＰＵ正常時を、第６図はＣＰＵ異常動作時を示す。図
において、（１）は処理の実行およびデータの演算を行
なうＣＰＵ、（２）はＣＰ　Ｕ　（１）の暴走を監視す
るウオッチドグタイマからなる暴走監視回路、（３）は
ｃｐｕ（＋）からのデータを記憶するための書き込み可
能な不揮発性メモリ（以下単にメモリという）、（４）
はＣＰＵ（１）からメモリ（３）へデータを書込む際に
ハイレベルとなるＣＰＵ出力書込み信号、（５）は暴走
監視回路（２）がｃ　ｐ　ｕ　（＋）の暴走を検知した
際にローレベルとなる暴走監視回路出力信号、（６）は
ＣＰＵ出力書込み信号（４）と暴走監視回路出力信号（
５）との論理積をとるゲート回路、（７）はメモリ（３
）に入力されるメモリ入力書込み信号である。

次に動作を第５図及び第６図を参照して説明する。電源
投入と同時に暴走監視回路出力信号（５）はハイレベル
となり、暴走監視回路（２）がＣＰ　Ｕ（１）の暴走を
監視し始める。その後ソフトウェアが正常に走りだし、
メモリ（３）への書込み動作が行なわれる際、ＣＰ　Ｕ
出力忠込み信号（４）はハイレベルとなり、暴走監視回
路出力信号（５）、Ｉｂ”がロー１ノベルとなっていな
ければ、それかメモリ入力書込み信じとなり、実際にメ
モリ（３）に書込まれる。６′市源投入時或はその直後
にＣＰＬＩ（１）が異常動作状態となれば、暴走監視回
路（２）の立」−り時間ゴ１の後それの出力信号（５）
がローレベルとなり、ゲート回路（６）によりＣＰ　Ｕ
出力書込み信号（４）が阻１１−され、メモリ（３）に
誤って人力されるのが防ｔｌ−される。しかし、暴走監
視回路（５）の立１−りの１１の時間は保護できず、第
６図に示すようにＣＰ　Ｕ出力書込み信号（４）がメモ
リ（３）に誤って人力される。

［発明が解決しようと）る課題］ 従来のコンピュータシステムは以りのように構成されて
いるので、電源投入から暴走監視回路か立上るまでの間
は、ＣＰ　Ｕの暴走等によるメモリへの誤書込みを防止
することかできないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、何らかのハードウェア１−の障害により、電
源投入直後からＣＰＵが暴走した場合においても、不揮
発性メモリ中のメモリデータが破壊されるのを防ぐこと
のできるコンピュータシステムを得る事を目的とする。

［課題を解決するための手段］ この発明に係るコンピュータシステムは、システムの電
源投入によりＣＰ　Ｕから出力される書込み許可信号の
立上りから所定時間この書込み許可信号の出力を阻止す
る遅延回路と、この遅延回路からの書込み許可信号出力
時のみ上記ＣＰＵからの暴走監視回路により監視された
占込み信号を不揮発性メモリへ人力させる第２のデー１
−回路とを設けたものである。

［イ乍　用］ この発明によるコンピュータシステムでは、電源投入直
後から暴走監視回路の立−ヒリ時間の間にｃ　ｐ　ｕが
暴走した場合においても、その間は遅延回路により書込
み許可信号の出力か阻止されているので、第２のゲート
回路により不揮発性メモリへ〇）書込み信号の人力は防
１］−される。

［実施例］ 以Ｆ、この発明の−・実施例を図について説明する。第
１図はこの発明の一実施例の暴走監視部のみを示したブ
ロック線図、第２図はその動作説明用のタイツ−チャー
１・、第３図はその動作を示すフローチャー１・である
。図において、（１）はＣＰＵ、（２）は暴走監視回路
、（３）はメモリ、（４）はＣＰ　Ｕ出力書込み信号、
（５）は暴走監視回路出力信号、（６）はゲート回路（
以１：第１のゲート回路という）で、以Ｉ−は第・１図
において示した従来例と同様のものである。（８）は電
源投入によりＣＰＩＪ（＋）から出力される。１！：込
み許可信じ、（９）は書込み許可信シ３費５）の立１リ
エツシから一定時間゛「またけローレベルを出力する単
安定マルチバイブレータ（以ド単安定マルチという）、
（１０）はこの単安定マルチ（９）の出力信号、（１１
）はこの単安定マルチ出力信号（１０）と書込み許可信
号（５）との論理積をとるゲート回路（以丁第３のゲー
ト回路という）、（１２）は単安定マルチ（９）と第３
のゲート回路（１１）とで構成される遅延回路、（１３
）はこの遅延回路（１２）の出力信号、（１４）は−１
−記第１のゲート回路（６）の出力信号、（１５）はこ
の第１のゲート回路出力信号（１４）と上記遅延回路出
力信号（１３）との論理積をとる第２のゲート回路、（
１６）はこの第２のゲート回路（１５）の出力信号であ
るメモリ人力書込み信号である。

次に、この実施例の動作を第２図を用いて説明する。シ
ステムの電源投入直後に暴走監視回路出力信号（５）が
ハイレベルとなり、ＣＰＵ（りの暴走を監視し始め、同
時にＣＰｔＪ（＋）からの書込み許可信号（８）かハイ
レベルとなる。この書込み許可信号（８）の立上りエツ
ジによりｔｌを安定マルチ（２）がセットされそれの一
〇−出力端ｔの単安定マルチ出力信号（１０）はローレ
ベルとなり時間Ｔ２後リセットされ単安定マルチ出力信
号（１０）はハイレベルとなる。この時間Ｔ２は暴走監
視回路（２）の立上り時間Ｔ１より長く設定される。第
３のゲート回路（１１）の出力信号である遅延回路出力
信号（１３）は書込み許可信号（８）と単安定マルチ出
力信号（１０）との論理積をとったもので、これら両信
号（８）（１０）が共にハイレベルのときのみハイレベ
ルとなる。即ち、電源投入で書込み許可信号（８）がハ
イレベルに立」−ってから時間Ｆ２後に遅延回路出力信
号（Ｉ３）はハイレベルに立」二る。その時間Ｔ２の間
は第２のゲート回路（１５）は閉止し、例えＣＰＵ出力
書込み信号（４）が第１のゲート回路（６）を通り信号
（１４）として出力されても、メモリ（３）に入力され
ることはない。従ってＣＰ　Ｕ　（１）が電源投入直後
から暴走し、暴走監視回路出力信号（５）がローレベル
どなる０１１でもＣＰＵ出力書込み信号（４）が誤って
メモリ（３）に入力されることはない。電源投入後時間
Ｔ２後に第２のゲート回路（１５）は開かれるが、その
時暴走監視回路出力信号（５）がローレベルとなってい
れば、第１のゲート回路（６）によりｃＰＵ出ノＪ書込
み信号（４）が阻止され、メモリ（３）に入力されるこ
とはない。正常動作時には、この電源投入後時間Ｔ２後
に書込み動作が開始される。

以上の動作を、第３図のフローチャートによって説明す
る。電源投入後、ステップ（１７）でシステムが初期化
されステップ（１８）で時間Ｔ２経過したかが判定され
、経過していなければステップ（２ｏ）にとび、他の処
理が行なわれステップ（２１）で書込み可能フラグがオ
ンがが判定される。時間Ｔ２経過していなければ書込み
可能フラグがオンされていないのでステップ（１８）に
戻り、以」―の動作が電源投入後時間Ｔ２経過する迄繰
返される。時間Ｔ２経過するとステップ（１８）がらス
テップ（１９）に進み書込み可能フラグがオンとされ、
ステップ（２ｏ）からステップ（２２）に進み書込みデ
ータがあればメモＩバ３）にそのデータが書込まれる。

［発明の効果コ 以上のように、この発明によれば、システムの電源投入
によりＣＰＵがら出力される書込み許可（−Ｂ、） 信号の立上りから所定時間この書込み許可信号の出力を
阻止する遅延回路と、この遅延回路からの書込み許可信
号出力時のみ上記ＣＰＵがらの暴走監視回路により監視
された書込み信号を不揮発性メモリへ入力させる第２の
ゲート回路とを設けたので、電源投入時或はその直後の
ＣＰＵの暴走時にもメモリに記憶されているデータが保
護できるコンピュータシステムが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の−・実施例の暴走監視部のみを示し
たブロック線図、第２図はその動作説明用のタイムチャ
ート、第３図はその動作を示すフローチャート、第４図
は従来の暴走監視機能を備えたコンピュータシステムの
暴走監視部のみを示したブロック線図、第５図及び第６
図はその動作説明用のタイムチャートである。 図において、（１）はｃＰＵ、（２）は暴走監視回路、
（３）はメモリ、（６）はゲート回路（第１のゲート回
路）、（９）は単安定マルチ、（１１）は第３のゲート
回路、（１２）遅延回路、（１５）は第２のゲート回路
であ図中同一符号は同一あるいは相当部分を示す。 電源投入 ＣＰＵ出力書込み信号 第 図 メモリ入力書込み信号 手 続 補 正 書 （白 発） 平成２ 年１０ 月 ９日

Claims (1)

【特許請求の範囲】
1. 　データを演算するＣＰＵ、このＣＰＵからのデータを
   記憶するための書き込み可能な不揮発性メモリ、上記Ｃ
   ＰＵの暴走を監視する暴走監視回路及びこの暴走監視回
   路の暴走検知出力により上記ＣＰＵから不揮発性メモリ
   への書込み信号を阻止するゲート回路を備えたコンピュ
   ータシステムにおいて、システムの電源投入により上記
   ＣＰＵから出力される書込み許可信号の立上りから所定
   時間この書込み許可信号の出力を阻止する遅延回路と、
   この遅延回路からの書込み許可信号出力時のみ上記ゲー
   ト回路からの書込み信号を上記不揮発性メモリへ入力さ
   せる第２のゲート回路とを設けたことを特徴とするコン
   ピュータシステム。