KR920004288B1 - 파워-다운명령을 선택적으로 실행불능케 하는 데이터프로세서와 그 방법 - Google Patents

파워-다운명령을 선택적으로 실행불능케 하는 데이터프로세서와 그 방법 Download PDF

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Abstract

내용 없음.

Description

파워-다운명령을 선택적으로 실행불능케 하는 데이터프로세서와 그 방법
제 1 도는 본 발명에 따라 파워-다운(power-down)명령을 선택적으로 실행불능케 하는 양호한 방법을 도시하는 흐름도.
제 2 도는 CMOS 마이크로프로세서에서 제 1 도에 도시된 방법을 수행하는 양호한 회로도.
제 3 도는 제 2 도의 시스템제어 레지스터에서 "P"비트가 실행되는 양호한 회로도.
제 4 도는 제 2 도 및 제 3 도의 회로작동을 이해하는데 유용한 타이밍 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이터프로세서 12 : 발진기
14 : 스테이트머신 16 : 명령레지스터
18 : 제어논리 20 : 프로그램카운터
22 : 프로그램메모리 24 : 어드레스버스
26 : 명령레지스터 28 : 데이터버스
30 : 명령디코더 32 : 래치
38 : 데이터 레지스터 40 : 어드레스디코더
42 : 래치 44 : AND 게이트
46 : 반래치 48 : AND 게이트
50 : 반래치 52 : NOR 게이트
54 : 전송게이트
본 발명은 일반적으로 데이터프로세서에 관한 것이며, 특히 파워-다운명령을 선택적으로 실행불능케 하는 방법 및 그 회로에 관한 것이다.
한사람 이상의 사용자를 동시에 보조할 수 있는 데이터프로세싱 시스템에서,프로그램제어아래 프로세서를 파워-다운시키기 위한 어떤 사용자 실행가능장치가 제공되어 있지 않다. 그래서 예를들어 디지탈 이퀴프먼트 코포레이션의 PDP 11/70과 IBM 시스템 370과 같은 메인프레임 타입에서도, 파워-다운명령이 제공되어 있지 않다.
한 사람만을 보조할 수 있는 시스템에서도, 프로세서의 전형적으로 사용된 회로의 동적특성은 파워-다운명령의 실행을 방지한다. 그런 형태의 시스템은 프로세서가 인텔 8080 또는 모토롤라 6800과 같이 단지 N 채널 MOS 트랜지스터를 사용하여 만들어진 단일칩 마이크로프로세서이다. 상기 형태의 마이크로프로세서에서 논리는 정적이라기 보다는 우선적으로 동적이기 때문에, "전류"상태정보와 프로세서의 레지스터에 기억된 "데이터"는 파워-다운이 될 경우 소멸되어 버릴 것이다.
MOS 기술은 상보성 P채널 및 N채널 MOS 트랜지스터를 사용하여 대규모 집적을 할 수 있는 곳까지 발전하였기에 정적논리를 사용한 마이크로세서를 만드는 것이 가능해졌다. 모토롤라의 첫번째 단일 칩 CMOS 마이크로세서 MC146805E 2를 가지고, 사용자가 프로그램제어하에서 프로세서를 파워-다운할 수 있도록 되었다. 상기 프로세서에서 사용자는 두 개의 분명한 파워-다운 레벨을 선택할 수 있게 되었다. 예를들어, "대기"명령을 사용하여 사용자는 발진기의 연속작동이 허용되는 동안 온-칩(on-chip)발진기에 의해 제공된 클럭출력을 실행불능케 하여 작동파워를 상당히 감소시킬 수 있다. 반면에 "정지"명령을 사용하여 사용자는 최대작동파워를 절약하기 위해 발진기 자체를 실행불능케 할 수 있다. 어느 경우에라도 클럭 혹은 발진기는 수동으로 발생된 리셋트신호 또는 주변발생 인터럽트신호에 응답하여 프로세서를 재동작시키기 위해 재실행가능케 할 수 있다.
파워-다운 명령의 용도는 사용자들 중에서 널리 받아들여지고 있으며, 가끔 다른 마이크로프로세서 생산자에 의해 복제가 되고 있지만, 고도의 신뢰도가 필요한 응용에서 상당히 조심스럽게 설계되어야 하며, 특히 프로그램에러조건의 경우 정지명령이 부주의하게 실행되지 않도록 하기 위해 엄격하게 테스트되어야 한다. 그러나, 양호한 프로그래밍 실시예를 사용하여, 디버깅 및 시험을 통해 심장보조장치나 다른 의학장치와 같은 응용에서 필요한 경우 상기 형태의 마이크로프로세서를 이용하는 것이 가능해졌다. 한편으로 이전을 불필요한 장치가 그러한 파워-다운명령을 선택적으로 또는 절대적으로 실행불능케 하도록 제공되어 있다면, 사용자들의 위험부담을 상당히 감소될 수 있을 것이다.
계류중인 특허출원 제 SC05011A호에서, 상기 데이터프로세서의 사용자가 프로그램제어하에서 파워-다운명령을 선택적으로 실행불능케 할 수 있는 데이터프로세서를 실행시키는 방법이 공지되어 있다. 상기 출원된 회로에 있어서 사용자는 특수명령을 사용하여 제어레지스터에 제어코드를 기억시킨다. 제어레지스터내에 코드가 존재하는 한 회로는 데이타프로세서가 발진기를 실행불능케 하는 것을 방지한다. 그러나 상기 방법과 회로는 고도의 안전성에서는 별로 만족스럽지 못하다. 왜냐하면 제어코드가 다음에 제어레지스터를 클리어시키는 방법이 없기 때문이다. 그래서 에러가 있는 프로그램은 파워-다운명령과 파워-다운프로세서를 재, 실행가능케 할 수 있다.
그래서 본 발명의 첫째목적은 파워-다운명령을 가진 데이터프로세서를 사용하여 파워-다운명령을 실행불능케 하는 방법과 회로를 제공하기 위함이다.
두번째 목적은 파워-다운명령을 가진 데이터프로세서를 사용하여 상기 파워-다운명령을 선택적으로 실행불능케 하기 위한 방법과 회로를 제공하는 것이다.
세번째 목적은 파워-다운명령을 가진 데이터프로세서의 사용자가 프로그램의 제어하에서 상기 파워-다운명령을 선택적으로 실행불능케 하기 위한 방법과 회로를 제공하는 것이다.
네번째 목적은 파워-다운명령을 가진 데이터프로세서의 사용자가 전체 프로세서를 파워-다운시키는 것으로부터 파워-다운명령을 선택적으로 실행불능케 할 수 있도록 하는 방법과 회로를 제공하는 것이다.
다섯번째 목적은 파워-다운명령을 가진 데이터프로세서의 사용자가 상기 파워-다운명령을 선택적으로 실행불능케 하는 프로그램제어의 2개레벨을 허용하는 방법과 회로를 제공하는 것이다.
그외 본 발명의 목적과 장점은 파워-다운신호를 수신하는 것에 응답하는 것을 제외한 주기적인 클럭신호를 제공하는 발진기와, 규정된 조건에 응답하여 리셋신호를 제공하는 리셋논리와, 명령실행 제어논리를 구비하여 클럭신호와 동기상태로 작동하며, 명령스트림을 구비하는 다수의 다른 각 명령을 수신하며, 기억장치가 제공된 명령실행 제어논리는 명령스트림에서 규정된 기억명령을 수신하는데 응답하여 신호를 실행가능하게 하며, 명령스트림에서 규정된 파워-다운명령을 수신하는데 응답하여, 리셋수단이 다음 리셋신호를 제공할때까지 파워-다운신호를 발진기에 공급하고, 클럭신호가 다시 발생됨에 따라 명령스트림에서 다음 명령을 진행하는 데이타프로세서에서 볼 수 있다. 본 발명에 있어서, 프로세서는 파워-다운명령을 선택적으로 실행불능케 하는 회로를 포함하여, 기억신호에 응답하여 제 1 및 제 2 값중 선택된 하나의 값을 갖는 규정된 제어코드를 기억하는 제어 레지스터와 리셋트신호에 응답하여 제 1 상태와 기억구동신호의 종료에 응답하여 제 2 상태를 가정하는 래치와, 래치가 제 1 상태에 있는 동안 기억실행가능신호를 제공하는 명령실행 제어논리에 응답하여 제어 레지스터에 기억신호를 제공하는 인터로크논리와, 명령실행 제어논리는 파워-다운신호를 파워-다운신호에 응답하는 발진기에 제공하는 것을 방지하여 제 1 상태를 가진 제어 레지스터에서 제어코드에 응답하는 게이트를 구비한다.
파워-다운 명령을 가진 종래의 데이터프로세서에서, 실행을 위해 프로세서내에 로우드된 어떤 파워-다운명령에 대해서 파워-다운신호는 프로세서를 파워-다운시킨다는 것을 단정할 수 있다. 전형적으로 파워-다운신호를 시스템클럭을 제공하는 발진기를 실행불능케 할 것이다. 명령실행순서를 제어하는 클럭이 없이, 프로세서는 파워-다운신호가 확정되었을 때 나타나는 동일한 상태로 남아 있을 것이다. 그러나, 마스터 리렛트 회로와 같이 프로세서의 어떤 부분과, 대부분의 경우, 외부 리소오스로부터 인터럽트신호를 모니터하는 주변인터페이스 회로를 각각의 조건에 응답할 것이다. 상기 특수한 경우의 발생에 대해서, 파워-다운신호는 발진기가 다시 시스템클럭을 제공할 수 있도록 부정으로 될 것이다. 재생된 클럭순차의 적당한 지점에서 다음 명령이 실행되기 위해 프로세서내로 로우드된다.
제 1 도에 도시한 양호한 방법에서 파워-다운명령을 위한 명령실행 제어순서는 변형이 되었으며 따라서 파워-다운명령이 실행을 위해 프로세서에 로우드된 후 즉시 프로세서로부터 클럭을 감결합하기 위해 실행불능신호를 단정한다. 만일 "P1"비트와, "P2"비트가 모두 특별한 상태, 즉, "클리어"상태로 되도록 정해져 있다면, 파워-다운신호를 역시 발진기를 파워-다운하도록 가정된다. 다른 한편으로는 만약 어느 P비트가 "셋트"되면, 파워-다운신호는 부정상태로 남아 있을 것이다. 그래서 파워-다운명령은 P 비트중의 하나를 셋트시키는데 필요한 어떤 조치를 취하여 실행불능케 되어질 수 있다.
P비트를 "셋팅"시키는 여러장치가 기술에 숙련된 사람에 의해 쉽게 만들어질 수 있지만, 대부분의 방법은 몇개의 기본설계를 간단히 변형하여 이루어진 것이다. 예를들어 만일 사용자가 파워-다운명령을 영구히 실행불능케 하도록 바란다면, 생산자는 제조전에 적당한 마스크 옵션(mask option)을 선택하여 P비트가 영구히 셋트된 마이크로프로세서를 제조할 수 있다. 그리고, 사용자가 옵션을 다른 용도 즉 파워-다운명령이 필요한 것과 파워-다운명령이 필요하지 않은 용도로 마이크로프로세서에 사용하기를 원한다면, P비트를 "셋팅"하기 위해 사용자 실행가능장치가 제공되어야 할 것이다. 예를들어 영구장치는 외부작동 가변링크 또는 프로그램가능 판독전용 메모리 셀과 같은 P 비트의 실행에 의해 실행된다. 반면 반영구장치는 EPROM 또는 EEPROM과 같은 가변판독전용 메모리중의 한가지형태를 사용하여 제공될 수 있다. 그러나 사용자의 용도에 있어서 프로세서가 한 모우드에서 작동하는 동안 파워-다운명령을 필요로 할 때에는 상기의 기술들은 모두 적당하지 못한 것은 아니나 다른 모우드에서 작동할 때는 허용할 수 없을 정도로 위험하다. 상기 응용의 몇가지에서 계류중인 특허출원 제 SC-05011A호에 공지된 프로그램 선택가능형태는 충분하게 만족스럽다. 그러나 만약 아주 고도의 안전도가 필요하다면 본 방법이 더욱 양호할 것이다.
제 2 도는 프로그램 제어하에서 선택적으로 실행불능케 할 수 있는 파워-다운명령을 가진 데이터프로세서의 연관된 부분에 관한 것이다. 도면에서 발진기(12)는 프로세서(10)의 여러작동부품의 각각에 주기적인 시스템클럭(제 4 도의
Figure kpo00001
1과
Figure kpo00002
2)을 제공한다. 일반적으로 클럭과 동기상태로 작동하는 스테이트머신(14)은 명령레지스터의 슬레이브부분(slave)내로 로우드된 명령오피코드에 종래의 방식으로 응답한다. 일반적으로 스테이트머신(14)은 제어논리(18)를 사용한 프로세서(10)의 작동과 연동되며 순차적 실행을 한다. 따라서 특수명령에 적당한 모든 타이밍신호와 제어신호는 적절한 시기에 발생된다. 각 명령실행순서의 마지막에서 스테이트머신(14) 또는 제어논리(18)는 명령스트림에서 다음 명령의 어드레스를 어드레서버스(24)를 통해 메모리(22)에 제공하기 위해 프로그램카운터(20)를 실행가능하게 하는 로우드명령(LI)신호를 제공한다.
Figure kpo00003
2
Figure kpo00004
1
명령디코더(30)의 도시된 부분은 파워-다운신호를 스테이트머신(14)에 인가하여 마스터부분(26)에 로우드된 명령이 파워-다운명령인 신호를 발생한다고 가정한다. 동시에 LI' 신호는 파워-다운신호의 상태를 래치시키기 위해 래치(32)를 실행시킨다. PD 신호가 단정되어 있기 때문에, 래치(32)는 실행불능한(DISABLE)신호를 단정할 것이다. 종래의 프로세서(10)에서, DISABLE 신호는 발진기(12)와 결합할 것이다. 따라서 클럭을 종료시킨다. 리세트 또는 인터럽트신호를 수신하는데 따라 래치(32)는 리셋트될 것이다. 래치(32)가 한번 리셋트되고 DISABLE 신호가 무시되면, 발진기(12)는 다시 클럭을 제공할 것이다.
양호한 실시예에서, AND 게이트(34)가 래치(32)와 발진기(12)사이에 삽입되어 만약 시스템제어에서 파워-다운 비트 "P"의 상태가 "셋트"되어 있다면 DISABLE 신호가 발진기에 도달하는 것을 방지한다. 그래서 파워-다운며령은 이진수 1을 시스템조건 레지스터(36)의 "P"비트위치에 로우딩시켜 간단히 사용자에 의해 선택적으로 실행불능케 된다. 도시된 형태에서 상기와 같은 것은 적당한 이진비트패턴을 종래의 명령을 사용하는 어큐물레이터와 같은 사용가능한 데이터 레지스터(38)에 로우딩시킴으로써 이루어질 수 있다. 그 바로 다음 피연산자소스와 같은 데이터 레지스터와 피연산자 목적지와 같은 시스템제어 레지스터(36)의 번지를 구별하게 하는 종래의 기억명령이 실행되어야 한다. 상기 기억명령을 수신하는데 대해서 스테이트머신(16) 또는 제어명령(18)이 데이터버스(28)에서 프로그램 메모리(22)에 의해 제공될때, 기억명령을 목적번지를 포착하기 위해 프로그램 카운터(20)를 실행가능케 할 것이다. 그리고 다음 데이터버스(24)에서 상기 번지를 제공하기 위해 실행가능케 할 것이다. 스테이트머신(14) 또는 제어논리(18)는 데이터버스(28)에서 소정의 비트 패턴을 제공하기 위해 데이터 레지스터(38)를 실행가능하게 하는 제어신호를 제공할 것이다. 어드레스버스(24)상의 어드레스와 기억되어질 데이터버스(28)상의 피연산자 비트패턴을 나타내기 위해 스테이트머신(16) 또는 제어논리(18)에 의해 공급되는 판독수록(R/W)신호에 응답하여 어드레스 디코더(40)는 소정의 비트패턴을 기억하기 위해 시스템제어 레지스터(36)를 실행가능케 하는 수록(W)신호를 제공할 것이다. 에러가 있는 프로그램에 의해 상기 2가지 명령이 순차적으로 실행되는 특별한 경우는 매우 적기 때문에 상기 장치는 대부분의 응용을 위해 무분별한 파워-다운에 대한 충분한 보호장치가 제공되어 있다.
제 3 도에 도시된 양호한 회로형태를 사용하여 시스템제어 레지스터(36)에서 P비트를 실행시키기 위해 프로세서(10)의 무분별한 파워-다운에 대해 보다 양호한 보호장치를 제공한다. 도면에 있어서 래치(42)는 리셋트신호가 수신될때마다 상태를 클리어시키기 위해 리셋트될 것이다. 그래서 어드레스 디코더(40)에 의해 제공된 W 신호에 응답하여 반래치(46)내로 데이터버스(28)의 각 선(DB)상에서 "P1" 비트값을 클럭시키기 위해 AND게이트(44)를 실행가능케 한다. W신호의 종료에 있어서, 래치(42)셋트상태로 셋트되어 게이트(44)를 실행불능케 하고 순차신호(W)에 응답하여 반래치(50) 내로 DB상의 "P2"비트값을 클럭시키는 AND 게이트(48)를 실행가능케 한다. 만약 P1또는 P2가 이진수 1이라면, NOR 게이트(52)는 P신호를 게이트(34)에 인가시키는 것이 실행불가능하게 될 것이다. 전달게이트(54)는 어드레스 디코더(40)에 의해 제공된 R신호에 응답하여 P2비트가 판독되는 것을 허용한다. 양호하게 두개의 래치(46, 50)는 상태를 셋트시키기 위해 셋트되고 래치(42)는 리셋트신호에 응답하여 상태를 클리어시키기 위해 리셋트된다.
상기한 양호한 인터로크장치는 반래치(46)가 시스템 리셋트되는 사이에 단지 한번만 수록되어지게 하며, 반면 반래치(50)는 반래치(46)가 수록된 후 수록되도록 한다. 특별한 응융의 필요성에 따라, 사용자는 부적절한 파워-다운에 대해 최대한의 안전을 위해 리셋트로부터 벗어난 후 가능한한 빨리 반래치(46)내로 이진수 1을 수록하여 셋트상태에서 P1을 고정시키는 것을 선택할 수 있다. 한편 사용자는 반래치(46)에 이진수 0을 수록하여 P1을 클리어시키는 것을 결정할 수 있으며 그 다음 필요할때 P2를 셋트시키기 위해 반래치(50)내로 이진수 1을 수록시켜 파워-다운 명령을 선택적으로 실행불능케 할 수 있다.
계류중인 특허출원 제SC-05011A에 공지된 것보다 본 방법과 회로의 개선된 사항은 발진기(12)와 스테이트머신(14) 또는 제어논리(18)사이에 NOR게이트(56)장치이다. 따라서 후자는 데드맨 타이머(도시하지 않았음)와 같은 데이터프로세서의 다른 부품은 클럭을 계속 공급되도록 할 것이지만 실제로는 파워-다운의 명령에 응답하여 파워-다운될 것이다.
본 발명은 양호한 실시예를 들어 기술되어 있지만, 본 기술에 숙련된 사람에 의해 다양하게 변형될 수 있으며 상기에 기술된 것보다 다른 많은 실시예를 가정할 수 있다. 그래서 본 발명의 정신과 범위내에서 있는 모든 변형을 포함할 수 있는 청구범위를 첨부하였다.

Claims (5)

  1. 파워-다운 신호의 수신에 대한 응답한 경우를 제외하고 주기적인 클럭 신호를 제공하는 발진기 수단과, 소정의 조건에 응답하여 리셋트 신호를 제공하는 리셋트 수단과, 명령 스트림을 구비하는 다수의 서로 다른 명령 각각을 수신하며, 상기 명령 스트림에서 소정의 기억 명령을 수신하는데 응답하여 기억 실행 가능 신호를 제공하며, 상기 명령 스트림에서 소정의 파워-다운명령을 수신하는데 응답하여 상기 리셋트 수단이 다음 상기 리셋트 신호를 제공할때까지 상기 발진기에 파워-다운신호를 제공하기 위해 상기 클럭 신호와 동기 상태로 작동하는 명령 실행 제어 수단을 구비하며, 상기 명령 실행제어수단이 상기 클럭 신호의 재발생에 따라서만 상기 명령 스트림에서 다음 명령을 실행하며, 상기 파워-다운명령을 선택적으로 작동불가능하게 하는 회로를 구비하는 데이터 프로세서에 있어서, 제 1 및 제 2 값중 선택된 하나의 값을 가진 제 1 소정의 제어 코드를 기억 신호에 응답하여 기억시키는 제 1 제어 레지스터 수단과 ; 제 1 및 제 2 값중의 선택된 하나를 갖는 소정의 제 2 제어 코드를 제 2 기억 신호에 응답하여 기억시키는 제 2 제어 레지스터 수단과 ; 상기 리셋트 신호에 응답하여 제 1 상태로 되고 상기 기억 실행 가능 신호의 종료에 응답하여 제 2 상태로 되게 하는 래치 수단과 ; 상기 래치 수단이 상기 제 1 상태에 있는 동안 상기 기억 실행 가능 신호를 제공하는 상기 명령 실행 제어 수단에 응답하여 상기 기억 신호를 상기 제어 레지스터 수단에 제공하며 상기 래치 수단이 제 2 상태에 있을때 상기 제 2 기억 실행 가능 신호를 제공하는 명령 실행 제어 수단에 응답하여 상기 제 2 제어 레지스터에 상기 제 2 기억 신호를 제공하는 인터로크 논리 수단과 ; 상기 실행 제어 수단이 상기 파워-다운명령에 응답하여 상기 파워-다운 신호를 제공하는 것을 방지하기 위해 각각이 상기 제 1 값을 갖는 상기 제 1 및 제 2 제어 레지스터 수단에서의 상기 제 1 및 제 2 제어 코드중의 어느 하나에 응답하는 게이트 수단을 구비하는 것을 특징으로 하는 파워 다운 명령을 선택적으로 실행 불능케 하는 데이터프로세서.
  2. 제 1 항에 있어서, 상기 명령 실행 제어 수단은 상기 파워-다운명령을 수신하는 상기 명령 실행 제어 수단에 응답하여 실행 불능 신호를 확인하며, 상기 리셋트 신호에 응답하여 상기 실행 불능 신호를 부정하는 래치 수단을 포함하며, 상기 게이트 수단은 상기 제어 레지스터에서 상기 소정의 제어 코드가 상기 제 1 상태를 가질때만 상기 실행 불능 신호의 확인에 응답하여 상기 발진기에 상기 파워-다운 신호를 제공하는 것을 특징으로 하는 파워-다운 명령을 선택적으로 실행 불능케 하는 데이터프로세서.
  3. 제 2 항에 있어서, 상기 게이트 수단은 상기 실행 불능 신호에 응답하여 상기 명령 실행 제어 수단으로부터 상기 출력 신호를 감결합시키는 것을 특징으로 하는 파워-다운명령을 선택적으로 실행 불능케 하는 데이터프로세서.
  4. 제 1 항에 있어서, 상기 제어 레지스터 수단은 상기 리셋트 신호에 응답하여 상기 제어 코드로서 상기 제 1 값을 기억하는 것을 특징으로 하는 파워-다운 명령을 선택적으로 실행 불능케 하는 데이터프로세서.
  5. 파워-다운 신호의 수신에 대한 응답한 경우를 제외하고 주기적인 클럭 신호를 제공하는 발진기 수단과, 소정의 조건에 응답하여 리셋트 신호를 제공하는 리셋트 수단과, 명령 스트림을 구비하여 다수의 서로 다른 명령 각각을 수신하며, 상기 명령 스트림에서 소정의 기억 명령을 수신하는데 응답하여 기억 실행 가능 신호를 제공하며, 사이 명령 스트림에서 소정의 파워-다운 명령을 수신하는데 응답하여 상기 리셋트 수단이 다음 상기 리셋트 신호를 제공할때까지 상기 발진기에 파워-다운 신호를 제공하기 위해 상기 클럭 신호와 동기 상태로 작동하는 명령 실행 제어 수단을 구비하며, 상기 명령 실행 제어 수단이 상기 클럭신호의 재발생에 따라서만 상기 명령 스트림에서 다음 명령을 실행하는 데이타 프로세서의 상기 파워-다운 명령을 선택적으로 작동 불가능하게 하는 방법에 있어서, 제 1 및 제 2 값중 선택된 하나의 값을 가진 소정의 제어 코드를 기억 신호에 응답하여 기억하는 단계와 ; 상기 제 1 및 제 2 값중 선택된 하나을 갖는 소정의 제 2 제어 코드를 제 2 기억 신호에 응답하여 기억하는 단계와 ; 상기 리셋트 신호에 응답하여 제 1 상태로 그리고 상기 기억 실행 가능 신호의 종료에 응답하여 제 2 상태인 인터로크 제어 신호를 제공하는 단계와 ; 상기 인터로크 제어 신호가 제 1 상태에 있는 동안 상기 기억 실행 가능 신호를 제공하는 명령 실행 제어 수단에 응답하여 상기 제 1 기억 신호를 제공하며, 상기 인터로크 제어 신호가 상기 제 2 상태에 있는 동안 상기 기억 실행 가능 신호를 제공하는 상기 명령 실행 제어 수단에 응답하여 상기 제 2 기억 신호를 제공하는 단계와 ; 상기 제 1 값을 갖는 제 1 및 제 2 제어 코드 중의 어느 하나에 응답하여 상기 명령 실행 제어 수단이 상기 파워-다운 명령에 응답하여 상기 발진기에 상기 파워-다운 신호를 제공하는 단계를 구비하는 것을 특징으로 하는 파워 다운 명령을 선택적으로 실행 불능케 하는 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59168527A (ja) * 1983-03-16 1984-09-22 Sharp Corp 電源制御方式
JPS59200327A (ja) * 1983-04-26 1984-11-13 Nec Corp 周辺装置の制御方式
DE479887T1 (de) * 1989-06-30 1992-12-17 Poqet Computer Corp., Santa Clara, Calif. Stromversorgungsmanagementsystem fuer rechner.
DE3931924A1 (de) * 1989-09-25 1991-04-04 Standard Elektrik Lorenz Ag Steuerung der zeitlichen zuordnung von datenverarbeitungsleistung einer rechenanlage
JP2877378B2 (ja) * 1989-09-29 1999-03-31 株式会社東芝 パーソナルコンピュータ
US5142688A (en) * 1989-11-03 1992-08-25 Motorola, Inc. Data processor test mode access method
US5287525A (en) * 1989-11-29 1994-02-15 Linear Technology Corporation Software controlled power shutdown in an integrated circuit
JP2847996B2 (ja) * 1991-03-01 1999-01-20 ヤマハ株式会社 電子楽器における電源供給装置
US5390350A (en) * 1991-04-22 1995-02-14 Western Digital Corporation Integrated circuit chip core logic system controller with power saving features for a microcomputer system
JP3096489B2 (ja) * 1991-07-09 2000-10-10 富士通株式会社 ディスク装置
JPH07504282A (ja) * 1991-11-12 1995-05-11 マイクロチップ テクノロジー インコーポレイテッド マイクロコントローラパワーアップ遅延装置
EP0556848B1 (en) * 1992-02-21 2001-07-11 Sanyo Electric Company Limited A power source voltage supply controlling apparatus
US5469553A (en) * 1992-04-16 1995-11-21 Quantum Corporation Event driven power reducing software state machine
US5546588A (en) * 1992-05-08 1996-08-13 Motorola Inc. Method and apparatus for preventing a data processing system from entering a non-recoverable state
JP2636695B2 (ja) * 1993-08-03 1997-07-30 日本電気株式会社 パイプライン処理回路
US5625807A (en) * 1994-09-19 1997-04-29 Advanced Micro Devices System and method for enabling and disabling a clock run function to control a peripheral bus clock signal
US5812871A (en) * 1995-06-30 1998-09-22 Motorola Inc. Data processing system and a method of optimizing an operation of the data processing system
US5652894A (en) * 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for providing power saving modes to a pipelined processor
FI20011947A (fi) * 2001-10-05 2003-04-06 Nokia Corp Menetelmä suorittimen toiminnan ohjaamiseksi ja suoritin
US20030191973A1 (en) * 2002-04-04 2003-10-09 Johnson Carolynn Rae Temporary user suspension of automatic shutdown
US8533530B2 (en) * 2006-11-15 2013-09-10 Qualcomm Incorporated Method and system for trusted/untrusted digital signal processor debugging operations
US8341604B2 (en) 2006-11-15 2012-12-25 Qualcomm Incorporated Embedded trace macrocell for enhanced digital signal processor debugging operations
US7657791B2 (en) * 2006-11-15 2010-02-02 Qualcomm Incorporated Method and system for a digital signal processor debugging during power transitions
US8380966B2 (en) 2006-11-15 2013-02-19 Qualcomm Incorporated Method and system for instruction stuffing operations during non-intrusive digital signal processor debugging
US8370806B2 (en) * 2006-11-15 2013-02-05 Qualcomm Incorporated Non-intrusive, thread-selective, debugging method and system for a multi-thread digital signal processor
KR100818802B1 (ko) * 2007-01-03 2008-04-02 삼성전자주식회사 파워다운 응답신호를 발생하는 반도체 메모리 장치 및 상기반도체 장치의 파워다운 방법
US8484516B2 (en) * 2007-04-11 2013-07-09 Qualcomm Incorporated Inter-thread trace alignment method and system for a multi-threaded processor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3858182A (en) * 1972-10-10 1974-12-31 Digital Equipment Corp Computer program protection means
US4125867A (en) * 1976-10-27 1978-11-14 Texas Instruments Incorporated Electronic calculator or microprocessor having a hexadecimal/binary coded decimal arithmetic unit
GB2030741B (en) * 1978-10-02 1982-11-17 Ibm Data processing terminal with addressable characterising store
US4290116A (en) * 1979-05-21 1981-09-15 Centronics Data Computer Corp. Method and apparatus for operating a printer
US4316247A (en) * 1979-10-30 1982-02-16 Texas Instruments, Inc. Low power consumption data processing system
US4317181A (en) * 1979-12-26 1982-02-23 Texas Instruments Incorporated Four mode microcomputer power save operation
US4409665A (en) * 1979-12-26 1983-10-11 Texas Instruments Incorporated Turn-off-processor between keystrokes
US4463440A (en) * 1980-04-15 1984-07-31 Sharp Kabushiki Kaisha System clock generator in integrated circuit
US4580246A (en) * 1983-11-02 1986-04-01 Motorola, Inc. Write protection circuit and method for a control register
US4573117A (en) * 1983-11-07 1986-02-25 Motorola, Inc. Method and apparatus in a data processor for selectively disabling a power-down instruction

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Publication number Publication date
US4669059A (en) 1987-05-26
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KR850003597A (ko) 1985-06-20

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