JPS60116020A - データプロセツサにおいてパワーダウン命令を選択的に不能化する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的には、データプロセッサに関するもの
で、さらに詳しく云えば、データプロセッサにおいて、
パワーダウン命令を選択的に不能化するための方法およ
び回路に関する。

従来の技術 １以上のユーザを同時にサポートすることが可能なデー
タ処理システムにおいて、プログラム制御の下に、プロ
セッサをパワーダウンさせるためユーザによるアクセス
が可能なメカニズムが設けられていない。例えば、ディ
ジタル・エクイツブメント・コーポレーション（Ｄｉｇ
ｉｔａｌ　ＥｑｕｉｐｍｅｎｔＣｏｒｐｏｒａｔｉｏｎ
　）のＰＤＰ　ＩＬ／７０およびインタナショナル・ピ
ズネス・マクンのシステム（Ｉｎｔｅｒｎａｔ　ｔｏ−
ｎａｌ　Ｂｕｓｉｎｅｓｓ　Ｍａｃｈｉｎｅ’ｓ　Ｓｙ
ｓｔｅｍ　）　３７０のような、メインフレーム形式の
処理装置においては、パワーダウン命令は備えていない
。

単一のユーザのみしかサポートすることが可能でないよ
うなシステムにおいてさえも、プロセッサに普通に使用
されている回路のダイナミックな性質のため、パワーダ
ウン命令が設定されるようにはなっていない。このよう
なシステムにおいては、インチル（Ｉｎｔｅｌ）　８０
８０またはモトローラ（Ｍｏ　ｔ　ｏ　ｒ　ｏ　ｌ　ａ
　）の６８００のような、専らＮ・チャネ／ｌ／ＭＯ８
）ランジスタを使用して作られた、単一チップ・マイク
ロプロセッサをプロセッサとするようなものが典型的で
ある。これ等の形式におけるマイクロプロセッサにおけ
る論理回路は、初期にはスタティックと言わんよりもむ
しろダイナミックであるので、現在の状態の情報と、プ
ロセッサのレジスタに貯蔵されているデータは、パワー
ダウンの際、消失するであろう。

ＭＯ８技術が、相補的のＰチャネルおよびＮチャネルの
ＭＯＳ　）ランジスタを使用して、大規模集積が可能と
なったところブで進歩したので、スタティック論理を使
用したマイクロプロセッサを製造することが可能となっ
た。モトローラの最初の単一チップのＣＭＯＳマイクロ
プロセッサ、ＭＣ１４６８０５Ｅ２　、の導入により、
ユーザに初めてプログラム制御によシプロセッサのパワ
ーダウンする能力が与えられた。このプロセッサにおい
ては、ユーザに対して、２つの異るパワー・ダウン・レ
ベルの選択さえ与えられた。例えば、“Ｗａｉｔ（待機
）”命令を使用すれば、ユーザは、オンチップの発振器
から与えられるクロック出力を不能化（ｄｉｓａｂｌｅ
）するが発振器は継続動作させておくことによｐ１動作
電力を大幅に減少させることができた。これに対し、”
５ｔｏｐ　（停止）”命令を使用すれば、ユーザは動作
電力を最大に節約するため発振器自身全不能化すること
ができた。いづれの場合も、クロック／発振器は、手動
的に発生させたリセット信号ちるいは周辺で発生した割
込み信号のいづれかに応答して再度能動化され、プロセ
ッサを再起動したであろう。

このパワーダウン命令の有用性がユーザ間に広く受け入
れられ、そして屡々他のマイクロプロセッサの製造業者
によってコピーされたが、非常に高い信頼度が要求され
るこれ等の適用については、特に５ＴＯＰ命令が、プロ
グラム阻害（ｅｒｒｏｒ）状態となったとき偶発的に実
行されることがないことを確保するために、非常に注意
深く設計し、かつ厳しく試験されなければならなかった
。しかし、＆　好ナプログラミングのプラクテイスの使
用と十分なデバッグおよび試験とによシ、心臓のペース
メーカや他の体内の医学的環境用のような要求用途に対
してさえも役に立つことが可能となった。

他方、もしも、上記のようなパワーダウン命令を絶対的
か選択的かのいづれかの形で不能とするために、今まで
使用されなかったメカニズムを具えるとすると、ユーザ
のリスクはさらに減少するであろう。

同時係属中の米国出願（米国出願第５４９　、９５７号
）において。このようなデータプロセッサのユーザが選
択的に、プログラム制御によシバワーダウン命令を不能
化することを可能とする方法を示している。ここに示さ
れた回路によると、ユーザは特別な命令を使用して制御
コード全コントロールレジスタに貯蔵する。このコント
ロールレジスタ中に上記のコードが存在する限９、上記
の回路はデータプロセッサが上記の発振器を不能するの
を防止する。しかし、この方法および回路は、後刻コン
トロールコードをコントロールレジスタカラクリ了する
ことを防止する手段がないので、高度に安全が要求され
る用途に対しては満足なものではないであろう。このよ
うに迷走プログラム（ｅｒｒａｒｔｔｐｒｏｇｒａｍ　
）は未だパワーダウン命令を再度イネーブルすることが
でき、それからプロセッサをノくワーダウンさせること
となる。

発明が解決しようとする問題点 従って、本発明の一つの目的は、パワーダウン命令自身
を不能化するパワーダウン命令を有するデータプロセッ
サにおいて使用する方法と回路とを提供することである
。

本発明の他の目的は、パワーダウン命令自身を選択的に
不能化するパワーダウン命令を有するデータ・プロセッ
サにおいて使用する方法と回路とを提供することである
。

本発明のさらに他の目的は、パワーダウン命令ｔ［する
データプロセッサのユーザにプログラム制御によシ上記
パワーダウン命令を選択的に不能化させることを許容す
る方法と回路とを提供することである。

本発明のさらに他の目的は、パワーダウン命令を有する
データプロセッサのユーザに、全プロセッサ全パワーダ
ウンさせることから上記パワーダウン命令を選択的に不
能化することを許容する方法と回路とを提供することで
ある。

本発明のさらに他の目的は、パワーダウン命令を有する
データプロセッサのユーザに、上記パワーダウン命令を
選択的に不能化するための二つのレベルのプログラム制
御を許容する方法と回路全提供することである。

問題点を解決するための手段 本発明のこれ等および他の目的、さらに本発明の利点は
、パワーダウン信号の受信Ｑて応答する場合を除いて、
周期的クロック信号を供給する発振器と、所定の状態に
応答してリセット信号を供給するリセット論理回路と、
命令の流れ（ｓｔｒｅａｍ　）を含む異る複数個の命令
の谷々を受信し、上記クロック信号と同期して動作する
命令実行１ｕυ御回路とを具備し、該命令実行制御論理
回路は、命令の流れにおける所定のストア命令（ｓｔｏ
ｒｅ　１ｎｓｔｒｕＣｔｉｏｎ）を受信し、かつ、命令
の流れ中の予め定められたパワーダウン命令の受信に応
答してストア（貯蔵）可能信号を供給し、リセット手段
が次にリセット信号を与えるまで発振器にパワーダウン
信号を供給し、それからクロック信号の再開時のみに命
令の流れの中の次の命令に進むよう（１４成されたデー
タプロセッサにより達成される。本発明によれば、パワ
ーダウン命令を選択的に不能にする回路を具える。そし
て、その回路は、ストア（貯蔵）信号に応答して、第１
および第２の値のうちの選択された１つをもつ予め定め
られた制御コードをストアする制御レジスタと、リセッ
ト信号に応答して第１の状態をとりストア（貯蔵）可能
信号の終りに応答して第２の状態をとるラッチ回路と、
命令実行制御論理回路に応答して制御レジスタに貯蔵信
号を供給し、しかもラッチが第１の状態にある間ストア
可能信号を供給するインタロック論理回路と、命令実行
制御論理回路がノ（ワーダウン命令に応答して発振器に
パワーダウン信号を与えないようにすることにより第１
の値をもつ制御レジメタ中の制御コードに応答するゲー
ト回路と、を具備する。

実施例の説明 パワーダウン命令を有する公知のプロセッサにおいては
、このようなパワーダウン命令を実行するためプロセッ
サにロードすると、パワーダウン信号は、プロセッサを
パワーダウンするように実行に移される。普通は、パワ
ーダウン信号は、システムクロックを供給する責任をも
つ発振器を不能化するであろう。命令実行のシーケンス
を制御するクロックが無ければ、プロセッサは、パワー
ダウン信号が実行に移された時に与えられる状態と同一
の状態に留るでおろう。しかし、プロセッサの主（マス
ター）リセット回路、多くの場合、外部リソースよシの
割込み信号を監視する責任を負う周辺インタフェース回
路のようなある一定の部分は、それでもそれぞれの状態
に応答するであろう。このような特別の事象の発生によ
シ、パワーダウン信号は、打ち消され、発振器は再度シ
ステムクロックを供給するよう能動化する。この新しく
なったクロックのシーケンス中の適切な点において、次
の命令がプロセッサにロードされ実行される。

第１図に示す好ましい方法においては、パワーダウン命
令に対する命令実行制御シーケンスは、パワーダウン命
令が実行のためプロセッサにロードされた後直ちにプロ
セッサは、プロセッサからクロックを分離するための不
能化信号を実行に移すように変形されている。’ＰＩ”
ビットとＰ２”ビットの両方が特定の状態、即ち、”ク
リア”状態に決定されていれば、パワーダウン信号はま
た実除に発振器をパワーダウンするように実行される。

他方、若しも、Ｐビットのいづれかが”セット”であれ
ば、パワーダウン信号は打消されたままである。このよ
うに、パワーダウン命令は、どのステップでも、Ｐビッ
トの１つを１セツト（ｓｅｔ　）”　に要求してお″く
ことによシネ能化することができる。

Ｐビラトラ“セットする”（ｓｅｔｔｔｎｇ）ための種
種のメカニズムは、尚業者にとって容易に思い出される
であろうが、これ等の技術の多くは、少数の基礎設計の
簡単な変形に過ぎないであろう。例えば、ユーザが、パ
ワーダウン命令を永久的に不能化することを希望してい
るのであれば、製造者は、製造に先立ち、適当なマスク
オプションを選択する等によＬ　ｐビットが永久的にセ
ット状態にあるマイクロプロセッサを製造することがで
きる。これに反し、もしも、ユーザが同一マソロプロセ
ッサを異る応用、すなわちその一方はパワーダウン命令
を要求し、その他方はパワーダウン命令の不存在全必要
とするような異る応用に任意に使用することを希望する
ならば、Ｐビットを・”セラ）　（ｓｅｔｔｔｎｇ）″
するためのユーザがアクセス可能なメカニズムを設ける
。例えば、永久的のメカニズムは、Ｐビットを、外部か
ら動作可能の可溶リンクとして、あるいは、プログラマ
ブル固定メモリ゛セル（ｒｅａｄ−ｏｎｌｙ　ｍｅｍｏ
ｒｙ□、ｃｅｌｌ　）として実行することにより実現さ
れ、他方、半永久的メカニズムは、ＥＰＲＯＭ又はＥＥ
ＰＲＯＭのような幾つかの種類の修正可能な固定メモリ
を使用することにょって与えられよう。しかし、ユーザ
の適用が、パワーダウン命令を所望し、他方、プロセッ
サが１つのモードで動作しているが受け入れ難いほど危
険なものであり、他方プロセッサが他のモードで動作し
ているときは、上記の技術は全く不適当である。これ等
の適用のおる場合において、同時係属の米国出題（米国
出Ｍ第５４９，９５７号）に示されて法がより満足すべ
きものでおろう。

第２図には、プログラム制御下において選択的に不能化
されるパワーダウン命令をもつデータプロセッサ１０の
関連部分全示す。図示の形式においては、発振器１２は
周期的システムクロック（第４図のφｌおよびφ２）を
プロセラ−ｐ°ｉｏの複数個の動作要素の各々に供給す
る。一般的にはクロックと同期して動作する状態装置１
４は、通常のやｐ方で、命令レジスタのスレーブ部分１
６にロードされた各命令の命令コード（ｏｐｃｏｒｄｅ
）に応答する。一般的には、状態装置１４は、制御論理
回路１８を用いてプロセツサ１０の動作の整合と順序を
与え、個々の命令に対して適切なタイミングと制御信号
の総べてを適正な時間に与えるようにする。各命令実行
シーケンスの終シ毎に、状態装置１４／制御論理回路１
８はロード命令（ＬＩ）信号を供給し、プログラムカウ
ンタ２０からメモリ２２へ、アドレスバス２４を経て、
命令の流れ中の次の命令のアドレスを与える。

１個のクロックφ２の遅延の後、状態装置１４／制御論
理回路１８は、命令レジスタ制御信号ＬＩ”ｉ供給し、
命令レジスタのマスク部分２６に、丁度ここでメモリ２
２によってデータバス２８に供給された次の命令をロー
ドする。次のクロックφｌにおいて状態装置１４／制御
論理回路１８は、命令デコーダ制御信号ＬＩ’を供給し
、命令デコーダ（資）が新しい命令をデコードすること
を可能とする。実質的に同時に、状態装置１４／制御論
理回路１８は制御信号ＬＩ’ｔ−無効とし、スレーブ部
分１６に次の命令をロードすることを可能とする。デコ
ーダ３０よりの出力を使用して、新しい命令に適する初
期状態を選択すると、状態装置１４は新しい命令の実行
を開始する。

いま、命令デコーダ３０の図示の部分が、マスター部分
２６にいま丁度ロードされた命令がパワーダウン命令で
あることを、状態装置１４にパワーダウン（ＰＤ）信号
を送ることによシ通報するものと仮定する。同時に、Ｌ
Ｉ’信号は、ラッチ３２がパワーダウン信号の状態をラ
ッチすることを可能とする。

ＰＤ（パワーダウン）信号が実行されるであろうから、
ラッチ３２は不能信号（ＤＩＳＡＢＬＥ）　を実行する
であろう。公知のプロセッサ（１０）においては、不能
信号は発振器ルに直接に結合ｔこれによシクロツクを終
らせるであろう。リセットあるいは割込み信号のいづれ
かを受信することによってのみ、ラッチ３２はリセット
されるであろう。ラッチ３２が一旦リセットされ不能信
号がなくなると、発振器１２は再びクロックを供給する
。

しかし、好ましい具体例においては、２ツチ３２と発振
器１２との間にアントゲ−１−３４が挿入され、もし、
システム制御レジスタ３６のパワーダウンピット″′Ｐ
”の状態が”セラ）　（ｓｅｔ）”であれば、不能信号
が発振器１２に到達することを防止する。このように、
パワーダウン命令は、ユーザがシステム制御レジスタ３
６のＰ”ピット位置に２進法の１（１）をロードするこ
とにより、簡単に、選択的に不能化することができるで
あろう。図示の形式においては、使用可能な、アキュム
レータのよウナデータレジスタ関に、公知の命令を使用
して、適当なバイナリピットパターンをａ−ドすること
によシ達せられる。この後直ちに、オペランド源として
データレジスタ３８を、また、オペランドの転送先とし
てシステム制御レジスタあのアドレスを特定する公知の
ストア（貯蔵）命令を実行しなければならない。このス
トア（貯蔵）命令を受信すると状態装置１４７制御論理
回路１８は、ストア（貯蔵）命令の転送先アドレスが、
プログラムメモリ２２によってデータバス邪に供給され
るとき、プログラムカウンタ２０を能動化し、ストア（
貯蔵）命令の転送先アドレスを捉え、それから、このア
ドレスをアドレスバス２４に与える。それから、状態装
置１４７制御論理回路１８は、データレジスタあへ能動
化信号を与え、希望のピットパターンをデータバス２８
に与える。アドレスバス２４上のアドレスおよび、デー
タバス上のオペランドピットパターンを貯蔵すべきこと
を示すために、状態装置１４／制御論理回路１８によっ
て与えられた読出し７畳込み（Ｒ／Ｗ）信号に応答して
、アドレスデコーダ４０は、書込み（Ｗ）信号を与えて
希望のピットパターンを貯蔵するためにシステム制御レ
ジスタを能動化する。これ等２つの命令が正しくないプ
ログラムで直列に実行される可能性は極めて小さいので
、このメカニズムは、多くの適用に対する偶発的のパワ
ーダウンに対し重要な保護を与える。

しかし、Ｐピットをシステム制御レジスタ３６に設定す
るための、第３図に示した好ましい回路形式を使用する
ことにより、プロセッサ１０の偶発的パワーダウンに対
してさらに十分な保設ヲ与える。

図示形式においては、ラッチ４２はリセット信号を受信
する毎に、リセットされ、その状態をクリヤし、かくし
てアドレスデコーダ４０から供給される書込み（Ｗ）信
号に応答して、アンドゲート４４ヲ能動化してデータバ
ス２８の夫々のライン（ＤＢ）上のＰ”ビット値全ハー
フラッチ４６にクロックする。

書込み（Ｗ）信号が終ると、ラッチ４２はセット状態に
セットされ、ここでゲート４４を不能化し、またゲート
４８を能動化し、続く次の書込み（Ｗ）信号に応答して
、データバス（ＤＢ）上の″’Ｐ２″ビットヲハーフラ
ッチ５０にクロックする。もしｓ　ＰｉあるいはＰ２が
２進値１であればノアゲート５２が不能化され、ゲー）
３４へのＰ信号を実行する。伝送ゲート詞は、アドレス
デコーダ４０によって供給される読取り（Ｒ）信号に応
答して、Ｐ２ビットの読出しを許容する。両方のラッチ
４６および刃はセット状態にセットされ、ラッチ４２は
リセット信号に応答してクリヤ状態にリセットされるの
が好ましい。

この好ましいインタロックメカニズムは、ハーフラッチ
４６に、−回しかもシステムのリセットとリセットとの
間にただ一回だけ書込みすることが許容され、また、ハ
ーフラッチ刃はハーフラッチ４６が書込みを終った後だ
け書込みが許容されるのである。個々の適用の要求によ
り、偶発的のパワーダウンに対し、最大の安全のために
は、リセット解除後できるだけ早く、ハーフラッチ４６
に２進法の１を書込むことによＦ）Ｐｌｋセット状態に
固定することができる。これに反し、ユーザは、ハーフ
ラッチ４６に２進法の０を書込むことによＦ）Ｐｌにク
リヤし、その後、ハーフラッチ５０に２進法の１を書込
むことによりＰｇｔセットすることが要求されるときは
パワーダウン命令を選択的に不能化するように決定する
ことができる。

同時係属の米国出願（米国出願第５４９，９５７号）に
示された方法および回路に対する本発明の方法と回路の
一つの改良は、デツトマンタイマ（図示せず）のような
、データプロセッサ１０の他の構成要素がクロックの供
給を継続されても、状態装置１４／制御論理回路１８が
パワーダウン命令に応答して実際にパワーダウンするよ
うに発振器１２と状態装置１４／制御論理回路１８との
間にノアゲート５６を設けたことである。

本発明は、一つの好ましい具体例に関して説明されたが
、当業者には、本発明は多くの変形ができるであろうこ
とおよび特別にこ＼に示されかつ上記に説明したものの
他の多くの具体例が想定される。従って、添付の特許請
求の範囲によって、本発明の真実の精神と見解に入る変
形を総べてカハーシようと意図するものである。

発明の効果 本発明は、上記のように構成されているのでパワーダウ
ン信号の受信に応答するときを除いて周期的クロック信
号を供給するだめの発振器手段と、予定の状態に応答し
てリセット信号を供給するリセット手段と、命令の流れ
を含む複数個の命令の各々を受信し、上記の命令の流れ
の中の予定されたパワーダウン命令の受信に応答して貯
蔵可能信号を供し、上記の発振に、上記のリセット手段
が次に上記のリセット信号を供給するまで、上記パワー
ダウン信号を供給し、なお、上記のクロック信号の再開
によってのみ上記命令の流れの中の次の命令に進む、上
記クロック信号に同期して動作する命令実行制御手段と
、全具備するデータプロセッサにおいて、ユーザの要求
によ９％またユーザの操作により、パワーダウン命令の
実行の制御を種々に選択し得るようにし、パワーダウン
命令の実行制御の融通性を太きくし、上記データプロセ
ッサ全多くの適用に適するようにすることができる効果
がある。

【図面の簡単な説明】

第１図は、本発明によるパワーダウン命令を選択的に不
能化する好ましい方法を示すフローダイヤグラム、第２
図は、第１図に示す方法ｉ　ＣＭＯＳマイクロプロセッ
サ中に設定するための好ましい回路図、第３図は、第２
図におけるシステム制御レジスタにＰビットを設定する
だめの好ましい回路図、第４図は、第２図および第３図
の回路の動作の理解に有用なタイミングダイヤグラムで
ある。 １２・・・発振器、１４・・・状態装置、１Ｇ・・・命
令レジスタのスレーブ部分、１８・・・制御論理回路、
２０・・・プログラムカウンタ、２２・・・メモリ、２
４・・・アドレスバス、２６・・・命令レジスタのマス
ク部分、２８・・・データバス、３０・・・命令デコー
ダ、３２・・・ラッチ、３４・・・アンドゲート、３６
・・・システム制御レジスタ、関・・・データレジスタ
、４０・・・アドレスデコーダ、４２・・・ラッチ、４
４゜４８・・・アンドケート、４６．５０・・・ハーフ
ラッチ、５２・・・ノアゲート、５４・・・伝送ゲート
。 特許出願人　モトローラ・インコーポレーテッド代理人
弁理士　玉　蟲　久　五　部

Claims (3)

【特許請求の範囲】
1. （１）　パワーダウン信号の受信に応答する場合を除い
   て周期的クロック信号を供給するための発振器手段と、
   予定の状態に応答してリセット信号を供給するリセット
   手段と、命令の流れを含む複数個の異なる命令の各々を
   受信し、上記の命令の流れの中の予定されたパワーダウ
   ン命令の受信に応答してストア可能信号を供給し、上記
   の発振に、前記リセット手段が次に上記のリセット信号
   を供給するまで、上記パワーダウン信号を供給し、なお
   上記のクロック信号の再開によってのみ上記命令の流れ
   の中の次の命令を進行させる上記クロック信号に同期し
   て動作する命令実行制御手段と、を具備するデータプロ
   セッサにおいて、ストア信号に応答して、第１および第
   ２の値の一つから選択され値を持つ所定の制御コードを
   ストアする制御レジスタ手段と、 上記リセット信号に応答して第１の状態を示し、上記ス
   トア可能信号の終了に応答して第２の状態を示すラッチ
   手段と、 上記の命令実行制御手段に応答して上記のストア信号を
   上記制御レジスタ手段に供給し、上記ラッチ手段が上記
   の第１の状態にある間に上記のストア可能信号を供給す
   るインタロック論理手段と、前記第１の値を有する前記
   制御レジスタ手段の制御コードに応答し、前記命令実行
   制御手段が前記パワーダウン命令に応動して前記発振器
   に前記パワーダウン信号を与えるのを防止するゲート手
   段、 を具えることを特徴とする前記パワーダウン命令を選択
   的に不能化するデータプロセッサ。
2. （２）上記の命令実行制御手段は、前記パワーダウン命
   令を受信する前記命令実行制御手段に応答して不能信号
   を実行し、かつ上記リセット信号に応答して上記不能信
   号を無効とするラッチ手段全含み、上記ゲート手段は、
   上記制御レジスタ中の予定の制御コードが上記第１の値
   を持っているときのみ、上記不能信号の実行に応答して
   上記発振器にパワーダウン信号を供給することを特徴と
   する特許請求の範囲第１項記載のデータプロセッサ。
3. （３）パワーダウン命令の実行に応答してパワーダウン
   するデータプロセッサにおいて、上記パワーダウン命令
   が不能化されるべきことを指示する制御コードを所定の
   位置に選択的にストアするステップと、上記プロセッサ
   のリセット間に一回しかもただ一回だけ上記制御コード
   をストアすることを許容するステップと、上記制御コー
   ドが上記所定の位置にストアされた場合、上記の命令の
   実行に応答して前記プロセッサをパワーダウンすること
   のないようにするステップとを含むことＴｈ％徴とする
   前記パワーダウン命令を選択的に不能化する方法。