JPS5991544A - ウエイトサイクル插入回路 - Google Patents
ウエイトサイクル插入回路Info
- Publication number
- JPS5991544A JPS5991544A JP57201194A JP20119482A JPS5991544A JP S5991544 A JPS5991544 A JP S5991544A JP 57201194 A JP57201194 A JP 57201194A JP 20119482 A JP20119482 A JP 20119482A JP S5991544 A JPS5991544 A JP S5991544A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- wait
- cycle
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、マイクロプロセッサのウェイトサイクル挿入
回路に関する。
回路に関する。
マイクロプロセッサをＣｐＵとするメモリアクセスや１
１０アクセスシーケンスでは、メモリ素子、Ｉ１０素子
等の動作速度かＣＩ） Ｕの通常のアクセス速度・：（
比べて充分速（ない場合は、ＣＰＵの動作を待合わせる
ために、ウェイトサイクル乞挿入する必要がある。
１０アクセスシーケンスでは、メモリ素子、Ｉ１０素子
等の動作速度かＣＩ） Ｕの通常のアクセス速度・：（
比べて充分速（ない場合は、ＣＰＵの動作を待合わせる
ために、ウェイトサイクル乞挿入する必要がある。
従来、ウェイトサイクル挿入のためには、第１凹に示す
ようなウェイトサイクル挿入回路を用いて、ｄウェイト
サイクル挿入回路の出力をＣＰＵのウェイト入力端子に
接続している。すなわち、フリップフロップ１のデータ
入力端子にマイクロプロセッサからのデータストローブ
信号２を入力し、クロック入力端子にはＣＰＵのクロッ
ク３を入力さぜ、クリア端子６にマイクロプロセッサの
メモリ操作サイクル信号４を入力させる。該フリップフ
ロップ１は、クロック３の立上り時点のデ−タ入力端子
の論理状態を出力する。そして、反転出力５をウェイト
信号７としてマイクロプロセッサのウェイト入力に供給
する。メモリアクセス時には、メモリ操作サイクル信号
４は、操作サイクルごとに町“になりフリップフロップ
回路１がアクティブになる。メモリ操作サイクル信号４
がアクティブになってからＣＰＵクロックの１クロック
以上遅れてストローブ信号２がアクティブになる。スト
ローブ信号２はアクティブ時に論理レベルゝゝ０”にな
る信号である。従って１．メモリ操作サイクル信号４か
アクティブになって、１クロック分はフリップフロップ
回路１０反転出力５の論になると次のクロックで反転出
力５の論理レベル力じ１”となる。従って反転出力５を
ＣＰＵのウェイト入力に接続しておけば、ＣＰＵは該信
号の論理レベルがゝゝ０”の期間はウェイト状態となっ
て進行を停止する。すなわちウェイトサイクルが挿入さ
れろ。これによってメモリ菓子等の動作が遅い場合に対
処することができる。メモリ操作サイクルでないときは
、クリア入力端子６の論理は５ｏ”であるからウェイト
信号７は１１〃であり、ウェイトサイクルは挿入されな
い。ウェイトサイクルの挿入が必要でないときは、シト
ラップによってプルアップ抵抗凡の一端をウェイト信号
７として出力させろことにより、ＣＰＵはウェイトサイ
クルが挿入されないで通電のアクセス動作を行なう。
ようなウェイトサイクル挿入回路を用いて、ｄウェイト
サイクル挿入回路の出力をＣＰＵのウェイト入力端子に
接続している。すなわち、フリップフロップ１のデータ
入力端子にマイクロプロセッサからのデータストローブ
信号２を入力し、クロック入力端子にはＣＰＵのクロッ
ク３を入力さぜ、クリア端子６にマイクロプロセッサの
メモリ操作サイクル信号４を入力させる。該フリップフ
ロップ１は、クロック３の立上り時点のデ−タ入力端子
の論理状態を出力する。そして、反転出力５をウェイト
信号７としてマイクロプロセッサのウェイト入力に供給
する。メモリアクセス時には、メモリ操作サイクル信号
４は、操作サイクルごとに町“になりフリップフロップ
回路１がアクティブになる。メモリ操作サイクル信号４
がアクティブになってからＣＰＵクロックの１クロック
以上遅れてストローブ信号２がアクティブになる。スト
ローブ信号２はアクティブ時に論理レベルゝゝ０”にな
る信号である。従って１．メモリ操作サイクル信号４か
アクティブになって、１クロック分はフリップフロップ
回路１０反転出力５の論になると次のクロックで反転出
力５の論理レベル力じ１”となる。従って反転出力５を
ＣＰＵのウェイト入力に接続しておけば、ＣＰＵは該信
号の論理レベルがゝゝ０”の期間はウェイト状態となっ
て進行を停止する。すなわちウェイトサイクルが挿入さ
れろ。これによってメモリ菓子等の動作が遅い場合に対
処することができる。メモリ操作サイクルでないときは
、クリア入力端子６の論理は５ｏ”であるからウェイト
信号７は１１〃であり、ウェイトサイクルは挿入されな
い。ウェイトサイクルの挿入が必要でないときは、シト
ラップによってプルアップ抵抗凡の一端をウェイト信号
７として出力させろことにより、ＣＰＵはウェイトサイ
クルが挿入されないで通電のアクセス動作を行なう。
従って、従来のウェイトサイクル挿入回路においては、
ウェイトサイタルを挿入するか否かは、ストラップによ
って固定的に設定される。従って、従来のウェイトサイ
クル挿入回路は、例えばメモリ領域の一部にのみアクセ
ス速度の遅いメモリがある場合でも全ての領域のメモリ
操作に対してウニイトサイクルを挿入することになり、
メモリアクセス速度が遅くなり、ＣＰＵの処理時間に無
駄が生じると見゛う欠点がある。特にＣＰＵの処理と−
で、メモリ管理か大きな比重を占めるようなシステムに
おいては、メモ１．リアクセス回数が非常に多いため、
１回のメモリアクセス時にウェイ１サイクル分の無駄が
生じることは、システム全体の効率をいちぢるしく阻害
し、性能の向上が妨げられるという重大な欠点となる。
ウェイトサイタルを挿入するか否かは、ストラップによ
って固定的に設定される。従って、従来のウェイトサイ
クル挿入回路は、例えばメモリ領域の一部にのみアクセ
ス速度の遅いメモリがある場合でも全ての領域のメモリ
操作に対してウニイトサイクルを挿入することになり、
メモリアクセス速度が遅くなり、ＣＰＵの処理時間に無
駄が生じると見゛う欠点がある。特にＣＰＵの処理と−
で、メモリ管理か大きな比重を占めるようなシステムに
おいては、メモ１．リアクセス回数が非常に多いため、
１回のメモリアクセス時にウェイ１サイクル分の無駄が
生じることは、システム全体の効率をいちぢるしく阻害
し、性能の向上が妨げられるという重大な欠点となる。
本発明の目的は、上述の従来の欠点を解決し、ＣＰＵの
ウェイトサイクルを必要に応じて挿入。
ウェイトサイクルを必要に応じて挿入。
解除することにより、システムの処理能力、性能向上を
実現するウェイトサイクル挿入回路を提供することにあ
る。
実現するウェイトサイクル挿入回路を提供することにあ
る。
本発明のウェイトサイクル挿入回路は、クリア入力端子
にマイクロプロセッサのメモリ操作サイクル信号を入力
し１、データ入力端子に前記マイクロプロセッサのデー
タストローブ信号を入力し、クロック信号によってデー
タ入力端、子の論理状態を出力する第１のフリップフロ
ップを備えて、薩フリップフロップの出力をウェイト信
号として前記マイクロプロセッサのウェイト入力端子に
供給するウェイトサイクル挿入回路において、前記マイ
クロプロセッサの出力するウェイト挿入信号によって七
ソトされ、ウェイト解除信号によってリセットされる第
２の７リツプンロソプと、該第２のフリップフコツブの
出力によって開かれるゲート回路とを備えて、前記マイ
クロプロセッサのメモリ操作サイクル信号は、上記ゲー
ト回路を介して前記第１のフリップフロップ回路のクリ
ア入力端子に入力させることを特徴とする。
にマイクロプロセッサのメモリ操作サイクル信号を入力
し１、データ入力端子に前記マイクロプロセッサのデー
タストローブ信号を入力し、クロック信号によってデー
タ入力端、子の論理状態を出力する第１のフリップフロ
ップを備えて、薩フリップフロップの出力をウェイト信
号として前記マイクロプロセッサのウェイト入力端子に
供給するウェイトサイクル挿入回路において、前記マイ
クロプロセッサの出力するウェイト挿入信号によって七
ソトされ、ウェイト解除信号によってリセットされる第
２の７リツプンロソプと、該第２のフリップフコツブの
出力によって開かれるゲート回路とを備えて、前記マイ
クロプロセッサのメモリ操作サイクル信号は、上記ゲー
ト回路を介して前記第１のフリップフロップ回路のクリ
ア入力端子に入力させることを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第２図は、双発間の一実施例を示すブロック図である。
すなわち、第１のフリップフロップ１は、ツク入力端子
に入力する。そして、クリア入力端÷６には、第２のフ
リップフロップ８の非反転出刃信号によって開かれろゲ
ートＧを介してマイクロプロセッサのメモリ操作サイク
ル信号４を入力てろ。また、該第１のフリップフロップ
の反転出力５は、そのままウェイト信号７として出力さ
せる。クリア入力端子６が１０〃のときはウェイト信号
７は１１〃であり、クリア入力端子６が１１“のときは
クロックごとにデータ入力端子の状態の反転論理が出力
される。しかし、従来のように、ウェイトサイクル挿入
の要否に応じてストラップによって切替え設定すること
は不要である。
に入力する。そして、クリア入力端÷６には、第２のフ
リップフロップ８の非反転出刃信号によって開かれろゲ
ートＧを介してマイクロプロセッサのメモリ操作サイク
ル信号４を入力てろ。また、該第１のフリップフロップ
の反転出力５は、そのままウェイト信号７として出力さ
せる。クリア入力端子６が１０〃のときはウェイト信号
７は１１〃であり、クリア入力端子６が１１“のときは
クロックごとにデータ入力端子の状態の反転論理が出力
される。しかし、従来のように、ウェイトサイクル挿入
の要否に応じてストラップによって切替え設定すること
は不要である。
第２のフリップフロップ８は、プリセット人力１２の品
理レベルゝゝ０”でセットされて非反転出力１３の論理
レベルを１１”にし、クリア入力端子１５の論理レベル
ゞ０“でリセットされ非反転出力１３の論理レベルを１
０”にする。そして、マイクロプロセッサのＩ１０ポー
トの１つから送出されるウェイト挿入用信号１０と、電
源投入時等の誤動作を防止するためのリセット信号９と
をアンド回路１４で結合して第２のフリップフロップ８
のプリセット人力１２に入力させる。クリア入力端子１
５にはマイクロプロセッサのＩ／’Ｏボートの１つから
送出されろウェイト解除信号１１を入力さぜる。第２の
７リツプフロツプ８は、七ツ１状態で非反転出力１３の
論理レベルがゝゝ１”となってゲートＧを開き、リセッ
ト状態ではゲート−Ｇを閉じさせろ。
理レベルゝゝ０”でセットされて非反転出力１３の論理
レベルを１１”にし、クリア入力端子１５の論理レベル
ゞ０“でリセットされ非反転出力１３の論理レベルを１
０”にする。そして、マイクロプロセッサのＩ１０ポー
トの１つから送出されるウェイト挿入用信号１０と、電
源投入時等の誤動作を防止するためのリセット信号９と
をアンド回路１４で結合して第２のフリップフロップ８
のプリセット人力１２に入力させる。クリア入力端子１
５にはマイクロプロセッサのＩ／’Ｏボートの１つから
送出されろウェイト解除信号１１を入力さぜる。第２の
７リツプフロツプ８は、七ツ１状態で非反転出力１３の
論理レベルがゝゝ１”となってゲートＧを開き、リセッ
ト状態ではゲート−Ｇを閉じさせろ。
次に、本実施例の動作について説明する。電源投入時に
、リセット信号９に短時間論理レベル１０“か与えられ
る。これにより第２のフリップフロップ回路８はセット
状態となり、非反転出力１３の論理レベルを“・１“と
し、ゲー）Ｇを開く。従って、第１のフリップフロップ
回路１は、メモリ操作サイクル信号４が１１“になった
ときアクティブとなる。この状態では、データストロー
ブ信号２は未だも１〃であるから、次のクロック３の立
上りでウェイト信号７が“０“となり、ウェイトサイク
ルが発生する。その後、データストローブ信号２かアク
ティブ（論理９０”）になり次のクロック３の立上りで
ウェイト信号７の論理レベルが１１″となりウェイトサ
イクルはなくなる。すなわち１．メモリザイクルとと：
ζ１クロック分のウェイトサイクルが挿入され、マイク
ロプロセッサは進行を一時的に停止してメモリ等の遅い
動作に合わせる。
、リセット信号９に短時間論理レベル１０“か与えられ
る。これにより第２のフリップフロップ回路８はセット
状態となり、非反転出力１３の論理レベルを“・１“と
し、ゲー）Ｇを開く。従って、第１のフリップフロップ
回路１は、メモリ操作サイクル信号４が１１“になった
ときアクティブとなる。この状態では、データストロー
ブ信号２は未だも１〃であるから、次のクロック３の立
上りでウェイト信号７が“０“となり、ウェイトサイク
ルが発生する。その後、データストローブ信号２かアク
ティブ（論理９０”）になり次のクロック３の立上りで
ウェイト信号７の論理レベルが１１″となりウェイトサ
イクルはなくなる。すなわち１．メモリザイクルとと：
ζ１クロック分のウェイトサイクルが挿入され、マイク
ロプロセッサは進行を一時的に停止してメモリ等の遅い
動作に合わせる。
ウェイトサイクルの挿入が必要とされないときは、マイ
クロプロセッサからウェイ）解除命令か与えられウェイ
ト解除信号１１は論理レベル５０”になり、第２のフリ
ップフロップ８がリセットされろにれによりゲートＧが
閉じるから、メモリ操作サイクル信号４は第１のフリッ
プフロップ１のクリア人力６に入力されない。従って、
第１の７リツプフロツプ１は反転出力５の論理レーくル
をゝ１”とし、ウェイト信号７は１１“となる。すなわ
ち、ウェイトサイクルは挿入されなくなる。
クロプロセッサからウェイ）解除命令か与えられウェイ
ト解除信号１１は論理レベル５０”になり、第２のフリ
ップフロップ８がリセットされろにれによりゲートＧが
閉じるから、メモリ操作サイクル信号４は第１のフリッ
プフロップ１のクリア人力６に入力されない。従って、
第１の７リツプフロツプ１は反転出力５の論理レーくル
をゝ１”とし、ウェイト信号７は１１“となる。すなわ
ち、ウェイトサイクルは挿入されなくなる。
再びウェイトサイクルの挿入が必要とされる遅い動作速
度のメモリにアクセスするときは、マイクロプロセッサ
からのウェイト挿入信号１０の論理レベルかｖＯ“とな
り、第２のフリップフロップ８がセットされると、ゲー
トＧか開かれる。これにより前述と同様にメモリ操作サ
イクルごとにウェイトサイクルが挿入される。すなわち
、本実施例では、ウェイトサイクルの挿入、除去は、マ
イクロプロセッサからのウェイト挿入、解除命令、でよ
って第２のフリップフロップ８をセット、リセットする
ことによって任意に行なうことができるから、動作速度
の速いメモリをアクセスする足台に不用なウェイトサイ
クルを挿入することはない。
度のメモリにアクセスするときは、マイクロプロセッサ
からのウェイト挿入信号１０の論理レベルかｖＯ“とな
り、第２のフリップフロップ８がセットされると、ゲー
トＧか開かれる。これにより前述と同様にメモリ操作サ
イクルごとにウェイトサイクルが挿入される。すなわち
、本実施例では、ウェイトサイクルの挿入、除去は、マ
イクロプロセッサからのウェイト挿入、解除命令、でよ
って第２のフリップフロップ８をセット、リセットする
ことによって任意に行なうことができるから、動作速度
の速いメモリをアクセスする足台に不用なウェイトサイ
クルを挿入することはない。
従って、ＣＰＵのブートストラップ用のＲＯｌ−Ａや、
・回走データメモリ用のＲＯＭなどに、ＲＡ Ｍよりア
クセス速度の遅い部品を使用しても、ＣＰＵが二のよう
なメモリ領域をアクセスする前にウェイト挿入命令を実
行して本回路をウェイトサイクル挿入モードに設定し、
その領゛域を抜は出したらウェイｒ解除命令を実行して
本回路を不動作とすれば、部品のアクセス速度に応じた
メモリアクセスか可能となる効果かある。
・回走データメモリ用のＲＯＭなどに、ＲＡ Ｍよりア
クセス速度の遅い部品を使用しても、ＣＰＵが二のよう
なメモリ領域をアクセスする前にウェイト挿入命令を実
行して本回路をウェイトサイクル挿入モードに設定し、
その領゛域を抜は出したらウェイｒ解除命令を実行して
本回路を不動作とすれば、部品のアクセス速度に応じた
メモリアクセスか可能となる効果かある。
以上のように、本発明においては、ＣＰＵのウェイト挿
入、解除命令によってセット、リセットさ７する第２の
フリップフロップを設けて、該フリップフロップの出力
によって開かれろゲートを通してメモリ操作サイクル信
号を第１のフリップフコツブに入力させ、第１のフリッ
プフロップは、データ入力に入力したストロ−ブイ８号
をクロック信号によって読出し、反転出力をウェイト信
号としてマイクロプロセッサに送出するように構成した
から、ウェイトサイクルの挿入、除去が、ＣＰＵ○合令
実行によ・つて自白に行なわれる。従って、？−八へ４
の一部やＲＯΔ１にアクセス速度の遅いものを使用して
もシステム全体の処理能力に大きな影響を及ぼさず、シ
ステムの性能向上を可能とする効果がある。
入、解除命令によってセット、リセットさ７する第２の
フリップフロップを設けて、該フリップフロップの出力
によって開かれろゲートを通してメモリ操作サイクル信
号を第１のフリップフコツブに入力させ、第１のフリッ
プフロップは、データ入力に入力したストロ−ブイ８号
をクロック信号によって読出し、反転出力をウェイト信
号としてマイクロプロセッサに送出するように構成した
から、ウェイトサイクルの挿入、除去が、ＣＰＵ○合令
実行によ・つて自白に行なわれる。従って、？−八へ４
の一部やＲＯΔ１にアクセス速度の遅いものを使用して
もシステム全体の処理能力に大きな影響を及ぼさず、シ
ステムの性能向上を可能とする効果がある。
第１図は従来のクエイトサイクル挿入回路の一例を示す
回路図、第２図は本発明の一実７／街例を示す回路図で
ある。 図において、１・・・第１の７リツプフロツプ、２・・
・データストローブ信号、３・・・クロック信号、４・
・・メモリ操作サイクル信号、５・・・反転出力、６，
１５−・・クリア入力、７・・・ウェイト信号、８・・
第２のフリップ７０ツブ、９・・・リセット信号、１０
・・・ウェイト挿入信号、１１・・・ウェイト解除信号
、１２・・・プリセット入力、１３・・・非反転出力、
１４・・アンド回路、Ｇ・・・ゲート回路。 代理人 弁理士 住 １）１々 宗 第１図
回路図、第２図は本発明の一実７／街例を示す回路図で
ある。 図において、１・・・第１の７リツプフロツプ、２・・
・データストローブ信号、３・・・クロック信号、４・
・・メモリ操作サイクル信号、５・・・反転出力、６，
１５−・・クリア入力、７・・・ウェイト信号、８・・
第２のフリップ７０ツブ、９・・・リセット信号、１０
・・・ウェイト挿入信号、１１・・・ウェイト解除信号
、１２・・・プリセット入力、１３・・・非反転出力、
１４・・アンド回路、Ｇ・・・ゲート回路。 代理人 弁理士 住 １）１々 宗 第１図
Claims (1)
- クリア入力端子にマイクロプロセッサのメモリ操作サイ
クル信号を入力し、データ入力端子に前記マイクロプロ
セッサのチータストロープ信号を入力し、クロック信号
によってデータ入力端子の論理状態を出力する第１の７
リツプフロツプを９ｍえて、該フリップフロップの出力
をウェイトイ言号として前記マイクロプロセッサのウェ
イト入力端子に供給するウェイトサイクル挿入回路にお
いて、前記マイクロプロセッサの出力するウェイ）＋ｆ
入倍信号よって七ソ１され、ウェイト解除信号によって
リセットされろ第２のフリップフロップと、該第２のフ
リップフロップの出力によって開ρ）れるゲート回路と
をＷＪｎｉえて、前記マイクロプロセッサのメモリ操作
サイクル信号は、上記ゲート回路を介して前記第１のフ
リップフロップ回路のクリア入力端子に入力させること
を特徴とするウェイトサイクル挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201194A JPS5991544A (ja) | 1982-11-18 | 1982-11-18 | ウエイトサイクル插入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201194A JPS5991544A (ja) | 1982-11-18 | 1982-11-18 | ウエイトサイクル插入回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991544A true JPS5991544A (ja) | 1984-05-26 |
Family
ID=16436900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201194A Pending JPS5991544A (ja) | 1982-11-18 | 1982-11-18 | ウエイトサイクル插入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189344A (ja) * | 1992-01-14 | 1993-07-30 | Sharp Corp | マイクロプロセッサ |
-
1982
- 1982-11-18 JP JP57201194A patent/JPS5991544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189344A (ja) * | 1992-01-14 | 1993-07-30 | Sharp Corp | マイクロプロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4181938A (en) | Processor device | |
| KR920004288B1 (ko) | 파워-다운명령을 선택적으로 실행불능케 하는 데이터프로세서와 그 방법 | |
| JPS61241841A (ja) | エミユレ−タ | |
| US5361348A (en) | Debug circuit of a signal processor | |
| JPH05324348A (ja) | シングルチップマイクロコンピュータ | |
| JPS62179033A (ja) | 集積回路マイクロプロセツサ | |
| JPS5991544A (ja) | ウエイトサイクル插入回路 | |
| JPS638493B2 (ja) | ||
| JPH0646380B2 (ja) | 情報処理装置 | |
| JP2508979B2 (ja) | バス制御装置 | |
| JP3209144B2 (ja) | マイクロプロセッサ | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JPS6156812B2 (ja) | ||
| JPH023217B2 (ja) | ||
| JPS6352241A (ja) | マイクロプロセツサ | |
| JPH0876876A (ja) | マイクロプロセッサのクロック供給制御回路 | |
| JPS6027419B2 (ja) | 割込制御装置 | |
| JPS6295644A (ja) | マイクロプロセッサ用プログラムデバッグ装置 | |
| JP3489174B2 (ja) | 半導体集積回路 | |
| JPH02118837A (ja) | 割込み制御装置 | |
| JPH02163840A (ja) | シングルチップマイクロコンピュータ | |
| JPS6347842A (ja) | 増設入出力装置の割込み方式 | |
| JPS6337430A (ja) | ナノプログラムのロ−デイング方式 | |
| JPS62243032A (ja) | 情報処理装置 | |
| JPS6156814B2 (ja) |