JPH02163840A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH02163840A JPH02163840A JP63317826A JP31782688A JPH02163840A JP H02163840 A JPH02163840 A JP H02163840A JP 63317826 A JP63317826 A JP 63317826A JP 31782688 A JP31782688 A JP 31782688A JP H02163840 A JPH02163840 A JP H02163840A
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- Japan
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- test
- input
- signal
- reset
- latch circuit
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- 238000012360 testing method Methods 0.000 claims abstract description 87
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 230000004044 response Effects 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵ、ＲＯＭ、ＲＡＭ、及び周辺回路を有
するシングルチップマイクロコンピュータに関し、特に
そのテストモードの設定機構に関する。
するシングルチップマイクロコンピュータに関し、特に
そのテストモードの設定機構に関する。
従来、この種のシングルチップマイクロコンピュータは
内部状態の試験を行なう為に、シングルチップマイクロ
コンピュータのテスト用入力端子からテスト用信号を入
力してテストモードを設定していた。さらに、例えば内
部ＲＯＭのテスト、周辺回路のテストなど複数のテスト
を設定する必要がある場合には、どのテストを指示する
のか種類の指定が必要である。従って、従来のシングル
チップマイクロコンピュータは第３図に示すような回路
構成になっていた。
内部状態の試験を行なう為に、シングルチップマイクロ
コンピュータのテスト用入力端子からテスト用信号を入
力してテストモードを設定していた。さらに、例えば内
部ＲＯＭのテスト、周辺回路のテストなど複数のテスト
を設定する必要がある場合には、どのテストを指示する
のか種類の指定が必要である。従って、従来のシングル
チップマイクロコンピュータは第３図に示すような回路
構成になっていた。
第３図において、シングルチップマイクロコンピュータ
チップ１はＣＰＵ２．ＲＯＭおよびＲＡＭのメモリ部３
並びに周辺回路４を主として含み、これらは内部辻＝≠
＝；バス５によって相互に接続されている。内部バス５
はさらに入力バッファ１００〜１０３を有する入力ポー
トを介して外部からの入力信号が印加される端チエ０〜
Ｉ３に接続されている。ＣＰＵ２は、外部から入力信号
を入力しなければならない時、読み込み制御信号ＲＤを
発生して入力バッファ１００〜１０３を活性化して外部
端子１０〜工３と内部バス５とを電気的に接続する。外
部入力端チエ０〜工３は夫々テスト端子ＴＥＳＴからの
テスト入力信号によって制御されるＡＮＤゲー）ＴＯ〜
Ｔ３にも接続されており、ＡＮＤゲートＴＯ〜Ｔ３の出
力がテストモードの種類を指示する信号ＴＳＴＯ〜ＴＳ
Ｔ３としてＣＰＵ２．メモリ部３および周辺回路４に印
加される。リセット端子ＲＥＳＥＴはテストモードが設
定される前に、ＣＰＵ２．メモリ部３および周辺回路４
を初期状態にリセットするためのリセット信号が外部か
ら印加される端子である。
チップ１はＣＰＵ２．ＲＯＭおよびＲＡＭのメモリ部３
並びに周辺回路４を主として含み、これらは内部辻＝≠
＝；バス５によって相互に接続されている。内部バス５
はさらに入力バッファ１００〜１０３を有する入力ポー
トを介して外部からの入力信号が印加される端チエ０〜
Ｉ３に接続されている。ＣＰＵ２は、外部から入力信号
を入力しなければならない時、読み込み制御信号ＲＤを
発生して入力バッファ１００〜１０３を活性化して外部
端子１０〜工３と内部バス５とを電気的に接続する。外
部入力端チエ０〜工３は夫々テスト端子ＴＥＳＴからの
テスト入力信号によって制御されるＡＮＤゲー）ＴＯ〜
Ｔ３にも接続されており、ＡＮＤゲートＴＯ〜Ｔ３の出
力がテストモードの種類を指示する信号ＴＳＴＯ〜ＴＳ
Ｔ３としてＣＰＵ２．メモリ部３および周辺回路４に印
加される。リセット端子ＲＥＳＥＴはテストモードが設
定される前に、ＣＰＵ２．メモリ部３および周辺回路４
を初期状態にリセットするためのリセット信号が外部か
ら印加される端子である。
この端子はテストモード以外の通常の使用状態における
リセット時にも使用される。
リセット時にも使用される。
実際にテストモードが設定される時は、まずリセット端
子からリセット信号が入力され、ＣＰＵ２、メモリ部３
および周辺回路４が初期化される。
子からリセット信号が入力され、ＣＰＵ２、メモリ部３
および周辺回路４が初期化される。
しかる後、テスト端子にテスト信号が印加され、ＡＮＤ
ゲー１＝ＴＯ−Ｔ３をオン状態にする。この状態下で、
外部入力端子ＩＯ〜工３からテストモード指示信号が入
力されるとこれに応じた指示信号ＴＳＴＯ〜ＴＳＴ３が
ＣＰＵ、メモリ、周辺回路に出力され、所望のテストモ
ードが設定される。
ゲー１＝ＴＯ−Ｔ３をオン状態にする。この状態下で、
外部入力端子ＩＯ〜工３からテストモード指示信号が入
力されるとこれに応じた指示信号ＴＳＴＯ〜ＴＳＴ３が
ＣＰＵ、メモリ、周辺回路に出力され、所望のテストモ
ードが設定される。
テスト端子およびＡＮＤゲートを設ける理由は、テスト
の種類を指定するための信号入力用として特別に端子を
設けることなく、通常の使用状態で使用される外部端子
と共用できるようにして端子の有効利用を図るためであ
る。第３図では入力ボート用の端子がテストモード指定
のために共用して使用されている。
の種類を指定するための信号入力用として特別に端子を
設けることなく、通常の使用状態で使用される外部端子
と共用できるようにして端子の有効利用を図るためであ
る。第３図では入力ボート用の端子がテストモード指定
のために共用して使用されている。
上述したように、シングルチップマイクロコンピュータ
はユーザ使用状態とテスト状態とを区別するテスト信号
と、テストの種類を指定する為の複数の入力信号とが必
要である。ここで、第３図のようにテストの種類を指定
する信号な入力ボートから入力する場合、テスト指示信
号ＴＳＴＯ〜ＴＳＴ３をテスト期間中常時アクティブレ
ベルに維持しておかなければならないので、その期間は
入力バッファ１００〜１０３を動作せしめることができ
ないという不都合がある。すなわち、第３図のように端
チエ０〜工３からテスト指示信号を入力している期間入
力ボートはテスト用として使用され、入力バッファ１０
０〜１０３はオフ状態になるため、通常使用状態と同じ
ように使用することができない。このため、入力ポート
本来のテストができなくなってしまう。
はユーザ使用状態とテスト状態とを区別するテスト信号
と、テストの種類を指定する為の複数の入力信号とが必
要である。ここで、第３図のようにテストの種類を指定
する信号な入力ボートから入力する場合、テスト指示信
号ＴＳＴＯ〜ＴＳＴ３をテスト期間中常時アクティブレ
ベルに維持しておかなければならないので、その期間は
入力バッファ１００〜１０３を動作せしめることができ
ないという不都合がある。すなわち、第３図のように端
チエ０〜工３からテスト指示信号を入力している期間入
力ボートはテスト用として使用され、入力バッファ１０
０〜１０３はオフ状態になるため、通常使用状態と同じ
ように使用することができない。このため、入力ポート
本来のテストができなくなってしまう。
従来は、この不都合を回避するために、入力ポートだけ
は別にテストするか、あるいはタイミング制御を駆使し
て時分割的な使用により入力ポートのテストを行なって
いた。しかし、前者の場合は入力ポートをテストするた
めの別のテスト信号入力端子を必要としたり、あるいは
内部のＲＯＭ、ＲＡＭ等に入力ポートチスト用プログラ
ムを書き込まなければならない等の煩雑さがある。
は別にテストするか、あるいはタイミング制御を駆使し
て時分割的な使用により入力ポートのテストを行なって
いた。しかし、前者の場合は入力ポートをテストするた
めの別のテスト信号入力端子を必要としたり、あるいは
内部のＲＯＭ、ＲＡＭ等に入力ポートチスト用プログラ
ムを書き込まなければならない等の煩雑さがある。
また、後者の場合は非常に複雑なタイミング制御が必要
となり、マイクロコンピュータの動作速度が高速化され
ると実質的に制御が困難になってしまう。さらに、いず
れの場合もリアルタイムでのテストができないので、正
確なテストができないという欠点がある。
となり、マイクロコンピュータの動作速度が高速化され
ると実質的に制御が困難になってしまう。さらに、いず
れの場合もリアルタイムでのテストができないので、正
確なテストができないという欠点がある。
本発明のシングルチップマイクロコンピュータは内部に
ラッチ回路を設け、このラッチ回路にテスト指示信号を
記憶せしめ、その後はラッチ回路の出力でテストの種類
を指示するようになし、ラッチ回路への入力端子をテス
ト時に解放できる可 ようにしてリアルタイムでのテストを／能にしたことを
特徴とする。
ラッチ回路を設け、このラッチ回路にテスト指示信号を
記憶せしめ、その後はラッチ回路の出力でテストの種類
を指示するようになし、ラッチ回路への入力端子をテス
ト時に解放できる可 ようにしてリアルタイムでのテストを／能にしたことを
特徴とする。
さらに、本発明ではラッチ回路の制御信号として特別の
制御端子を設けることなく、既存のりセット信号とテス
ト信号とを用いてラッチ回路を制御できるようになされ
ている。
制御端子を設けることなく、既存のりセット信号とテス
ト信号とを用いてラッチ回路を制御できるようになされ
ている。
〔実施例〕
次に、本発明について図面を用いて説明する。
第１図は、本発明の一実施例を示すブロック図である。
シングルチップマイクロコンピュータ１は、ＣＰＵ２．
ＲＯＭ、ＲＡＭのメモリ部３２周辺回路４を有している
。内部データバス５．入力ポート用の端子ＩＯ〜１３．
入力バッファ１００〜１０３は第３図に示す従来のもの
と同じである。
ＲＯＭ、ＲＡＭのメモリ部３２周辺回路４を有している
。内部データバス５．入力ポート用の端子ＩＯ〜１３．
入力バッファ１００〜１０３は第３図に示す従来のもの
と同じである。
本実施例では、テストの種類を指示する信号の発生回路
に特徴がある。すなわち、４つの入力端子ＩＯ〜■３に
対応して４つのＤラッチ回路２０４〜２０７が設けられ
ている。ラッチ回路のＤ入力端子は夫々対応する入力端
子ＩＯ〜工３に接続さｈている。入力バッファ２００〜
２０３は必要に応じて挿入すればよい。そして、これら
ラッチ回路２０４〜２０７の出力が従来のテスト指示信
号ＴＳＴＯ〜ＴＳＴ３としてＣＰＵ２．メモリ部３、周
辺回路４に供給される。各ラッチ回路のＧ端子にはＣＰ
Ｕ、メモリ部および周辺回路をリセットするリセット信
号が共通に印加さｈ、リセット端子にはテスト端子（Ｔ
ＥＳＴ）からテストモード設定用として入力されるテス
ト信号をインバータ２０８によって反転した信号が共通
に印加される。
に特徴がある。すなわち、４つの入力端子ＩＯ〜■３に
対応して４つのＤラッチ回路２０４〜２０７が設けられ
ている。ラッチ回路のＤ入力端子は夫々対応する入力端
子ＩＯ〜工３に接続さｈている。入力バッファ２００〜
２０３は必要に応じて挿入すればよい。そして、これら
ラッチ回路２０４〜２０７の出力が従来のテスト指示信
号ＴＳＴＯ〜ＴＳＴ３としてＣＰＵ２．メモリ部３、周
辺回路４に供給される。各ラッチ回路のＧ端子にはＣＰ
Ｕ、メモリ部および周辺回路をリセットするリセット信
号が共通に印加さｈ、リセット端子にはテスト端子（Ｔ
ＥＳＴ）からテストモード設定用として入力されるテス
ト信号をインバータ２０８によって反転した信号が共通
に印加される。
今、通常の使用状態ではテスト端子ＴＥＳＴには″０ル
ベルが印加されているため、すべてのラッチ回路のリセ
ット端子にはインバータ２０８によってアクティブレベ
ル（″１″レベル）に反転されたリセット信号が供給さ
れるため、ラッチ回路２０４〜２０７はすべてリセット
状態にある。
ベルが印加されているため、すべてのラッチ回路のリセ
ット端子にはインバータ２０８によってアクティブレベ
ル（″１″レベル）に反転されたリセット信号が供給さ
れるため、ラッチ回路２０４〜２０７はすべてリセット
状態にある。
従って、入力端チエ０〜工３から入力される信号はＣＰ
Ｕ２から発生されるリード制御信号ＲＤによって活性化
される入力バッファ１００〜１０３を介して内部バス５
に入力され、通常のデータ処理に使用される。
Ｕ２から発生されるリード制御信号ＲＤによって活性化
される入力バッファ１００〜１０３を介して内部バス５
に入力され、通常のデータ処理に使用される。
一方、シングルチッブマイクロコンビュニタｌのテスト
を行なう為にテスト端子ＴＥＳＴからテストモード設定
信号（“１″レベル）を入力すると、インバータ２０８
の出力は０レベルになりリセット付きＤラッチ２０４〜
２０７のリセット状態が解除される。ここでＣＰＵ、メ
モリ、周辺回路をリセットするためのリセット信号がＲ
ＥＳＥＴ端子から入力されると、Ｄラッチ２０４〜２０
７のＧ端子にこのリセット信号が自動的に印加され、そ
の時の入力端チエ０〜工３の値をラッチし、これに応じ
てテスト指示信号ＴＳＴＯ−ＴＳＴ３を発生する。外部
リセット信号が０レベルになると、その時のＤ端子に印
加されている信号がそのままラッチ回路に記憶される。
を行なう為にテスト端子ＴＥＳＴからテストモード設定
信号（“１″レベル）を入力すると、インバータ２０８
の出力は０レベルになりリセット付きＤラッチ２０４〜
２０７のリセット状態が解除される。ここでＣＰＵ、メ
モリ、周辺回路をリセットするためのリセット信号がＲ
ＥＳＥＴ端子から入力されると、Ｄラッチ２０４〜２０
７のＧ端子にこのリセット信号が自動的に印加され、そ
の時の入力端チエ０〜工３の値をラッチし、これに応じ
てテスト指示信号ＴＳＴＯ−ＴＳＴ３を発生する。外部
リセット信号が０レベルになると、その時のＤ端子に印
加されている信号がそのままラッチ回路に記憶される。
リセット信号が解除されると、Ｇ端子への入力がなくな
るので、それ以降り端子へ印加される信号が変化しても
ラッチ回路の状態は変化しない。このような動作を行う
ラッチ回路は公知のラッチ回路を使えばよいので、その
詳細は割愛する。
るので、それ以降り端子へ印加される信号が変化しても
ラッチ回路の状態は変化しない。このような動作を行う
ラッチ回路は公知のラッチ回路を使えばよいので、その
詳細は割愛する。
以上のように、テスト開始時にはテストモード設定信号
を入力してラッチ回路のリセット状態を解除し、次いで
入力されるリセット信号によってＣＰＵ、メモリ、周辺
回路をリセットする時、同時にラッチ回路を入力状態に
して端子ＩＯ〜工３からのテスト指示信号を取り込める
ようにしている。その後、リセット信号が解除されると
、自動的にラッチ回路の入力状態も禁止され、記憶状態
となる。従って、本実施例によれば、内部のリセット動
作と、テスト指示信号の設定動作とを同時に行なうこと
ができ、しかもテスト中は入力端子ＩＯ〜Ｉ３を本来の
入力ポート用として使用することができるので、リアル
タイムでのテストが可能となる。
を入力してラッチ回路のリセット状態を解除し、次いで
入力されるリセット信号によってＣＰＵ、メモリ、周辺
回路をリセットする時、同時にラッチ回路を入力状態に
して端子ＩＯ〜工３からのテスト指示信号を取り込める
ようにしている。その後、リセット信号が解除されると
、自動的にラッチ回路の入力状態も禁止され、記憶状態
となる。従って、本実施例によれば、内部のリセット動
作と、テスト指示信号の設定動作とを同時に行なうこと
ができ、しかもテスト中は入力端子ＩＯ〜Ｉ３を本来の
入力ポート用として使用することができるので、リアル
タイムでのテストが可能となる。
第２図は本発明の他の実施例を示すブロック図で、第１
図のものよりも少ない端子を用いてテスト指示信号を発
生できるようにした倒を示している。第２図より明らか
なように、テスト指示信号の入力端子として工０および
Ｉｆのわずか２本の端子だけを使用し、最高４種類のテ
スト指示信号１！ＴｓＴを発生できる。この例ではＴＳ
Ｔ信号が“０′°レベルの状態を考慮していないので、
３つのテスト指示信号ＴＳＴＩ〜３を発生する例が図示
されている。このようにテスト指示信号の入力端子を少
なくしても、ラッチ回路２０４，２０５でラッチしてお
くことによってその後段にデコーダ６を取り付けること
ができるので、多くのテスト指示信号を発生することが
できるわけである。
図のものよりも少ない端子を用いてテスト指示信号を発
生できるようにした倒を示している。第２図より明らか
なように、テスト指示信号の入力端子として工０および
Ｉｆのわずか２本の端子だけを使用し、最高４種類のテ
スト指示信号１！ＴｓＴを発生できる。この例ではＴＳ
Ｔ信号が“０′°レベルの状態を考慮していないので、
３つのテスト指示信号ＴＳＴＩ〜３を発生する例が図示
されている。このようにテスト指示信号の入力端子を少
なくしても、ラッチ回路２０４，２０５でラッチしてお
くことによってその後段にデコーダ６を取り付けること
ができるので、多くのテスト指示信号を発生することが
できるわけである。
ラッチ回路を設けずに入力端子Ｉの信号を直接デコーグ
６に印加してもよいが、入力端チエの信号は外部ノイズ
の影響をうけやすいので、デコーダの出力が不所望に変
化してしまうという欠点があるが、ラッチ回路を設ける
ことによってかかる欠点を回避できるとともに、入力端
子を本来の入力ボートとしてテスト時にも使用すること
ができる。
６に印加してもよいが、入力端チエの信号は外部ノイズ
の影響をうけやすいので、デコーダの出力が不所望に変
化してしまうという欠点があるが、ラッチ回路を設ける
ことによってかかる欠点を回避できるとともに、入力端
子を本来の入力ボートとしてテスト時にも使用すること
ができる。
以上説明したように本発明は、シングルチップマイクロ
コンピュータのテストにおいて複数のテストの種類が存
在するとき、テストの種類を指示する端子のテストも同
時にかつ容易に行なうことができるため、テストパター
ン設計コストを下げると共に、品質の高い製品を提供す
ることができるという効果がある６ さらに、テストの前に必要なリセット動作と同時にテス
ト指示信号の設定動作を実行できるので、操作性が改善
されるとともに、テスト準備期間を大幅に短縮化するこ
とができる。
コンピュータのテストにおいて複数のテストの種類が存
在するとき、テストの種類を指示する端子のテストも同
時にかつ容易に行なうことができるため、テストパター
ン設計コストを下げると共に、品質の高い製品を提供す
ることができるという効果がある６ さらに、テストの前に必要なリセット動作と同時にテス
ト指示信号の設定動作を実行できるので、操作性が改善
されるとともに、テスト準備期間を大幅に短縮化するこ
とができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の他の実施例を示すブロック図、第３図は従
来例を示すブロック図である。 １・・・・・・シングルチップマイクロコンピュータ、
２・・・・・・ＣＰＵ、３・・・・・・ＲＯＭ、ＲＡＭ
、４・・・・・・周辺回路、５・・・・・・データバス
、６・・・・・・デコーダ、ＩＯ〜工３・・・・・・入
力端子、ＲＥＳＥＴ・・・・・・外部リセット入力端子
、ＴＥＳＴ・・・・・・テストモード設定信号入力端子
、ＲＤ・・・・・・リード制御信号、１００〜１０３゜
２００〜２０３・・・・・・入カハッファ、２０４〜２
０７・・・・・・リセットつきＤラッチ回路、２０８・
・・・・・インバータ、ＴＯ〜Ｔ３・・・・・・ＡＮＤ
ゲート。 代理人 弁理士 内 原 晋 ＃ ２ 面 ＄ １ 図
図は本発明の他の実施例を示すブロック図、第３図は従
来例を示すブロック図である。 １・・・・・・シングルチップマイクロコンピュータ、
２・・・・・・ＣＰＵ、３・・・・・・ＲＯＭ、ＲＡＭ
、４・・・・・・周辺回路、５・・・・・・データバス
、６・・・・・・デコーダ、ＩＯ〜工３・・・・・・入
力端子、ＲＥＳＥＴ・・・・・・外部リセット入力端子
、ＴＥＳＴ・・・・・・テストモード設定信号入力端子
、ＲＤ・・・・・・リード制御信号、１００〜１０３゜
２００〜２０３・・・・・・入カハッファ、２０４〜２
０７・・・・・・リセットつきＤラッチ回路、２０８・
・・・・・インバータ、ＴＯ〜Ｔ３・・・・・・ＡＮＤ
ゲート。 代理人 弁理士 内 原 晋 ＃ ２ 面 ＄ １ 図
Claims (1)
- 同一半導体基板上にＣＰＵ、ＲＯＭ、ＲＡＭ及び周辺回
路を有するシングルチップマイクロコンピュータにおい
て、外部からの入力信号を内部バスに入力する端子に接
続されたラッチ回路と、テストモードを設定する信号を
入力する端子とを有し、前記テストモードを設定する信
号に応答して前記外部からの入力信号を前記ラッチ回路
に入力し、その内容に応じてテストの種類を決定するこ
とを特徴とするシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317826A JPH02163840A (ja) | 1988-12-16 | 1988-12-16 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317826A JPH02163840A (ja) | 1988-12-16 | 1988-12-16 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163840A true JPH02163840A (ja) | 1990-06-25 |
Family
ID=18092484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317826A Pending JPH02163840A (ja) | 1988-12-16 | 1988-12-16 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744415A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体集積回路装置 |
| JP2010160563A (ja) * | 2009-01-06 | 2010-07-22 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261976A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | テスト入力回路 |
-
1988
- 1988-12-16 JP JP63317826A patent/JPH02163840A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261976A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | テスト入力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744415A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体集積回路装置 |
| JP2010160563A (ja) * | 2009-01-06 | 2010-07-22 | Mitsubishi Electric Corp | 半導体装置 |
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