JPS62261976A - テスト入力回路 - Google Patents
テスト入力回路Info
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- JPS62261976A JPS62261976A JP61105920A JP10592086A JPS62261976A JP S62261976 A JPS62261976 A JP S62261976A JP 61105920 A JP61105920 A JP 61105920A JP 10592086 A JP10592086 A JP 10592086A JP S62261976 A JPS62261976 A JP S62261976A
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- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主として集積回路に用いられるテスト入力回路
に関する。
に関する。
第３図はこの種のテスト入力回路の従来例を示す回路図
である。このテスト入力回路は、入力信号Ｓ ｌｉ！ｌ
、Ｓ ７７ 、 Ｓ ２３がそれぞれ入力される入力
端子２１．２２．２３と、リセット信号Ｓ２４が入力さ
れるリセット入力端子２４と、電源端子３５と、負荷抵
抗２５と、ゲートが入力端ｆ２１にドレインが負荷）氏
抗２５に接続され、ソースが接地された、高いしきい値
電圧（以ド、■ｒという）・を有するＮチャンネル型Ｍ
ＯＳトランジスタ２６と、ＮチＹンネル４ｑｙｏｓトラ
ンジスタ２６の電位を反転し、信号Ｓ２ａを出力するイ
ンバータ２７と、Ｎチャンネル型ＭＯＳトランジスタ２
６の７ｆｆ位を一方の入力、入力信号Ｓ ７１ 。
である。このテスト入力回路は、入力信号Ｓ ｌｉ！ｌ
、Ｓ ７７ 、 Ｓ ２３がそれぞれ入力される入力
端子２１．２２．２３と、リセット信号Ｓ２４が入力さ
れるリセット入力端子２４と、電源端子３５と、負荷抵
抗２５と、ゲートが入力端ｆ２１にドレインが負荷）氏
抗２５に接続され、ソースが接地された、高いしきい値
電圧（以ド、■ｒという）・を有するＮチャンネル型Ｍ
ＯＳトランジスタ２６と、ＮチＹンネル４ｑｙｏｓトラ
ンジスタ２６の電位を反転し、信号Ｓ２ａを出力するイ
ンバータ２７と、Ｎチャンネル型ＭＯＳトランジスタ２
６の７ｆｆ位を一方の入力、入力信号Ｓ ７１ 。
Ｓ７２．Ｓ７３をそれぞれ他方の入力とし、信号Ｓ２’
１、３２Ｆ、、 Ｓ２７をそれぞれ出力とするアンドゲ
ート２８、２９．３０と、インバータ２７の出力を一方
の入力、リセット信号Ｓ２４を他方の入力とするアンド
ゲート：Ｉｌ、 ３２と、リセット信号Ｓ２４をリセッ
ト入力、アントゲート３１．３２の出力をそれぞれセッ
ト入力とし、テスト信号Ｓ ２９＋ Ｓ ３０をそれぞ
れ出力するフリップフロップ：］３． ：］４で構成さ
れている。
１、３２Ｆ、、 Ｓ２７をそれぞれ出力とするアンドゲ
ート２８、２９．３０と、インバータ２７の出力を一方
の入力、リセット信号Ｓ２４を他方の入力とするアンド
ゲート：Ｉｌ、 ３２と、リセット信号Ｓ２４をリセッ
ト入力、アントゲート３１．３２の出力をそれぞれセッ
ト入力とし、テスト信号Ｓ ２９＋ Ｓ ３０をそれぞ
れ出力するフリップフロップ：］３． ：］４で構成さ
れている。
第４図はこのテスト入力回路の動作タイミング図である
。
。
今、時刻ｔｏから１．の間リセット信号Ｓ２４が入力し
てフリップフロップ３３．：＋４はリセット状態となり
、時ａｌｌｔ２で入力端子２１に入力信号Ｓ２１として
■ｔ８□というテスト信号設定電圧が入力される。この
テスト信号設定電圧Ｖ ｔｅｓｔは高Ｖ。のＮチャンネ
ル型ＭＯＳトランジスタ２６をオンさせるに十分な値と
する。テスト信号設定電圧Ｖ ｔｅｓｔにより、高ｖ丁
のＮチャンネル型ＭＯ５ｈランラスタ２６はオンし、イ
ンバータ２７の出力信号５２Ｂは時刻し、から入力端：
Ｆ−２１の入力信号Ｓ２がテスト信号設定電圧ｖｔｅ□
からＧＮＤレベルに変化する時刻ｔ３まで”Ｈ”レベル
となる。この時刻ｔ２から時刻ｔ３の間に設定しようと
するテスト状態に応じて入力端７′−２２，２３に”Ｈ
”レベルの入力信号Ｓ２２．Ｓ２３が入力され、フリッ
プフロップ３３．３４がセットされ、その出力であるテ
スト信号Ｓ２９＋ Ｓ ３０が時刻Ｌ２以降、不図示の
内部回路に入力し、以後の内部回路のテストが行なわれ
る。時刻ｔ２以降は時刻ｔ４で入力端子２１．２２が“
Ｈ”レベル、時刻【５で入力端子２３が”Ｈ”レベル、
時刻ｔ６で入力端子２１．２２．２３か”Ｌ”レベルと
変化すると、信Ｆｊ Ｓ ２５゜Ｓ ２Ｇ、 Ｓ２７
は第４図に示すように入力信号Ｓ２１゜Ｓ２ハＳ２，３
と同様に変化し、不図示の内部回路に入力され、以後の
内部回路のテストが行なわれる。通常、集積回路の使用
時は高ｖＴのＮチャンネル型ＭＯＳトランジスタ２６が
オンするような高い電圧を入力幅１子２１に加えること
は禁止されており、リセッ）・信号Ｓ２３入力後はフリ
ップフロップ：ｌ：ｌ、 ３４はセットされることか無
く、テスト出力信号ＳＥＡ、Ｓ２りは ”Ｌ”レベルの
ままであり、テスト状態は設定されず、入力端ｊ’−２
１〜２３から入力された信号Ｓ２１〜Ｓ７３は通常出力
信号Ｓ２．〜Ｓ２７として内部回路に入力される。
てフリップフロップ３３．：＋４はリセット状態となり
、時ａｌｌｔ２で入力端子２１に入力信号Ｓ２１として
■ｔ８□というテスト信号設定電圧が入力される。この
テスト信号設定電圧Ｖ ｔｅｓｔは高Ｖ。のＮチャンネ
ル型ＭＯＳトランジスタ２６をオンさせるに十分な値と
する。テスト信号設定電圧Ｖ ｔｅｓｔにより、高ｖ丁
のＮチャンネル型ＭＯ５ｈランラスタ２６はオンし、イ
ンバータ２７の出力信号５２Ｂは時刻し、から入力端：
Ｆ−２１の入力信号Ｓ２がテスト信号設定電圧ｖｔｅ□
からＧＮＤレベルに変化する時刻ｔ３まで”Ｈ”レベル
となる。この時刻ｔ２から時刻ｔ３の間に設定しようと
するテスト状態に応じて入力端７′−２２，２３に”Ｈ
”レベルの入力信号Ｓ２２．Ｓ２３が入力され、フリッ
プフロップ３３．３４がセットされ、その出力であるテ
スト信号Ｓ２９＋ Ｓ ３０が時刻Ｌ２以降、不図示の
内部回路に入力し、以後の内部回路のテストが行なわれ
る。時刻ｔ２以降は時刻ｔ４で入力端子２１．２２が“
Ｈ”レベル、時刻【５で入力端子２３が”Ｈ”レベル、
時刻ｔ６で入力端子２１．２２．２３か”Ｌ”レベルと
変化すると、信Ｆｊ Ｓ ２５゜Ｓ ２Ｇ、 Ｓ２７
は第４図に示すように入力信号Ｓ２１゜Ｓ２ハＳ２，３
と同様に変化し、不図示の内部回路に入力され、以後の
内部回路のテストが行なわれる。通常、集積回路の使用
時は高ｖＴのＮチャンネル型ＭＯＳトランジスタ２６が
オンするような高い電圧を入力幅１子２１に加えること
は禁止されており、リセッ）・信号Ｓ２３入力後はフリ
ップフロップ：ｌ：ｌ、 ３４はセットされることか無
く、テスト出力信号ＳＥＡ、Ｓ２りは ”Ｌ”レベルの
ままであり、テスト状態は設定されず、入力端ｊ’−２
１〜２３から入力された信号Ｓ２１〜Ｓ７３は通常出力
信号Ｓ２．〜Ｓ２７として内部回路に入力される。
通常、このテスト入力回路を集積回路化する場合、高Ｖ
□のチャンネルＭＯ５トランジスタ２６として寄付ＭＯ
５トランジスタを使用しているが、この寄付ＭＯＳトラ
ンジスタのｖＴは特別に制御していないためプロセスパ
ラメータ変動の影響を受は易く、また変動幅も大きいた
めｖ、ｅ□レレベはｖＴの変動幅を考慮し、十分マージ
ンを持たせるために非常に大きな値を設定しなくてはな
らない。ところが、近年ＬＳＩの微細化に伴ない、集積
回路のトランジスタの耐圧は低下しており、テスト電圧
としてあまり大きな電ｊ王しベルを入力することが出来
なくなって来ていて、従来のようなテスト入力回路では
今後集積度がさらに増加した場合、使用することが出来
なくなるという欠点がある。
□のチャンネルＭＯ５トランジスタ２６として寄付ＭＯ
５トランジスタを使用しているが、この寄付ＭＯＳトラ
ンジスタのｖＴは特別に制御していないためプロセスパ
ラメータ変動の影響を受は易く、また変動幅も大きいた
めｖ、ｅ□レレベはｖＴの変動幅を考慮し、十分マージ
ンを持たせるために非常に大きな値を設定しなくてはな
らない。ところが、近年ＬＳＩの微細化に伴ない、集積
回路のトランジスタの耐圧は低下しており、テスト電圧
としてあまり大きな電ｊ王しベルを入力することが出来
なくなって来ていて、従来のようなテスト入力回路では
今後集積度がさらに増加した場合、使用することが出来
なくなるという欠点がある。
本発明の目的は、テスト信号電圧レベルＶ ｔｅｓｔが
プロセスパラメータの変動に対してほとんど影響を受け
ず、かつ、テスト信号電圧レベルＶ Ｌｅｓｔの値が小
さい、集積回路化に適したテスト入力回路を提供するこ
とにある。
プロセスパラメータの変動に対してほとんど影響を受け
ず、かつ、テスト信号電圧レベルＶ Ｌｅｓｔの値が小
さい、集積回路化に適したテスト入力回路を提供するこ
とにある。
本発明のテスト入力回路は、電源電圧の低下を検出する
電源電圧検出回路と、入力信号をテスト情報として保持
するラッチ回路と、リセット信号および電源電圧検出回
路の検出（８号が入力したときのみ入力信号をラッチ回
路にラッチさせ、それ以外のときは大カイ１３号を通常
信号として出力する選択回路を有する。
電源電圧検出回路と、入力信号をテスト情報として保持
するラッチ回路と、リセット信号および電源電圧検出回
路の検出（８号が入力したときのみ入力信号をラッチ回
路にラッチさせ、それ以外のときは大カイ１３号を通常
信号として出力する選択回路を有する。
このように、リセットイ３号か入力し、電源電圧が低ト
しているときのみテストモードに設定され、テストイ１
４号電圧レベルの小さい、集積回路化に適したテスト入
力回路か得られる。
しているときのみテストモードに設定され、テストイ１
４号電圧レベルの小さい、集積回路化に適したテスト入
力回路か得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のテスト入力回路の一実施例の回路図、
第２図はそのタイミングチャートである。
第２図はそのタイミングチャートである。
本実施例は、リセット信号Ｓｌが入力されるリセット入
力端−Ｆ １と、大カイｙ号Ｓ、、Ｓ３がそれぞれ入力
される入力端ｆ２．３と、電源端ｆ＋６と、抵抗４八、
’Ｉｌｌ、 ［、Ｎヂャンネル型ＭＯ５トランジスタ
４Ｄで構成される電圧検出回路４と、電圧検出回路４の
出力端／−５と、電圧検出回路４の出力Ｓ５を反転する
インバータ６と、リセット信号Ｓｌとインバータ６の出
力層を入力とし、信号Ｓ６を出力するアンドケート７と
、電圧検出回路４の出力Ｓ５とリセット信号ＳＬを入力
とするアンドゲート８と、入力信号Ｓ２とアンドゲート
８の出力を入力とするアンドゲート９と、入力信号Ｓ３
とアンドゲート８の出力を入力とするアンドゲート１０
と、アンドゲート８の出力を反転するインバータ１３と
、入力信号Ｓ２とインバータ１３の出力を入力し、信号
Ｓ９を出力するアンドゲート１１と、入力信号Ｓ３とイ
ンバータ１３の出力を入力し、信号Ｓ１゜を出力するア
ンドゲート１２と、アンドゲート９の出力によりセット
され信号Ｓ６によりリセットされ、テスト情報Ｓ７を保
持するフリップフロップ１４と、アンドゲート１０の出
力によりセットされ信号Ｓ６によりリセットされ、テス
ト情報Ｓ８を保持するフリップフロップ１５で構成され
ている。
力端−Ｆ １と、大カイｙ号Ｓ、、Ｓ３がそれぞれ入力
される入力端ｆ２．３と、電源端ｆ＋６と、抵抗４八、
’Ｉｌｌ、 ［、Ｎヂャンネル型ＭＯ５トランジスタ
４Ｄで構成される電圧検出回路４と、電圧検出回路４の
出力端／−５と、電圧検出回路４の出力Ｓ５を反転する
インバータ６と、リセット信号Ｓｌとインバータ６の出
力層を入力とし、信号Ｓ６を出力するアンドケート７と
、電圧検出回路４の出力Ｓ５とリセット信号ＳＬを入力
とするアンドゲート８と、入力信号Ｓ２とアンドゲート
８の出力を入力とするアンドゲート９と、入力信号Ｓ３
とアンドゲート８の出力を入力とするアンドゲート１０
と、アンドゲート８の出力を反転するインバータ１３と
、入力信号Ｓ２とインバータ１３の出力を入力し、信号
Ｓ９を出力するアンドゲート１１と、入力信号Ｓ３とイ
ンバータ１３の出力を入力し、信号Ｓ１゜を出力するア
ンドゲート１２と、アンドゲート９の出力によりセット
され信号Ｓ６によりリセットされ、テスト情報Ｓ７を保
持するフリップフロップ１４と、アンドゲート１０の出
力によりセットされ信号Ｓ６によりリセットされ、テス
ト情報Ｓ８を保持するフリップフロップ１５で構成され
ている。
次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
今、時刻ｔｏにリセット信号ＳＩによりフリップフロッ
プ１４．１５はリセットされ時刻１．に電源電圧Ｖが電
圧検出回路４の検出レベルのＶ ｔｅｓｔになると、電
圧検出回路４は電源電圧Ｖの低下を検出し、電圧検出回
路出力端子５の出力Ｓ５は時刻１゜に”Ｈ”レベル（電
圧レベルとしてｖｔ８□レベル）となり、インバータ６
の出力は”Ｌ”レベルとなるためアンドゲート７はリセ
ット入力端子１のリセット信号Ｓ１を通さず出力Ｓ６は
”Ｌ”レベルとなる。次に、時刻ｔ２に入力端ｆ２．３
に設定しようとするテスト状態に対応させて“Ｈ“レベ
ルを時刻ｔ３まで入力すると（本例では２つのテスト状
態を設定している。）、アンドゲート８の２つの入力は
共に”Ｈ”レベルであり、アンドゲート８の出力は”Ｈ
”レベルとなり、アンドゲート９，１０は入力端ｆ２，
３からの信号Ｓ２゜Ｓ３を通し、フリップフロップ１４
．１５は共にセットされ、テスト出力信号Ｓ、、Ｓ８が
発生する。
プ１４．１５はリセットされ時刻１．に電源電圧Ｖが電
圧検出回路４の検出レベルのＶ ｔｅｓｔになると、電
圧検出回路４は電源電圧Ｖの低下を検出し、電圧検出回
路出力端子５の出力Ｓ５は時刻１゜に”Ｈ”レベル（電
圧レベルとしてｖｔ８□レベル）となり、インバータ６
の出力は”Ｌ”レベルとなるためアンドゲート７はリセ
ット入力端子１のリセット信号Ｓ１を通さず出力Ｓ６は
”Ｌ”レベルとなる。次に、時刻ｔ２に入力端ｆ２．３
に設定しようとするテスト状態に対応させて“Ｈ“レベ
ルを時刻ｔ３まで入力すると（本例では２つのテスト状
態を設定している。）、アンドゲート８の２つの入力は
共に”Ｈ”レベルであり、アンドゲート８の出力は”Ｈ
”レベルとなり、アンドゲート９，１０は入力端ｆ２，
３からの信号Ｓ２゜Ｓ３を通し、フリップフロップ１４
．１５は共にセットされ、テスト出力信号Ｓ、、Ｓ８が
発生する。
時刻ｔ３で入力信号Ｓ２．Ｓ３が”Ｌ”レベルになるが
テスト信号Ｓ、、ｓ、の情報は保持されており、 ”Ｈ
“レベルのままである。時刻ｔ４でリセット信号Ｓ１が
”Ｌ”レベルになると、アンドゲート７．８の出力は”
Ｌ”レベルとなり、以後フリップフロップ１４．１５の
リセットを禁止する。時刻ｔ、以後電源電圧■がＶＤＤ
レベルに復帰してもフリップフロップ４．５はデータ内
容を保持しており、またｔ６以後の入力端子２．３から
の入力Ｓ２．Ｓ３はアンドゲート８の出力が”Ｌ”レベ
ルとなるため、アンドゲート９，１０を通らず、インバ
ータ１３の出力が”Ｈ”レベルとなるためアンドゲート
１１． ＋２を通って内部回路へ通常信号入力として入
力され、以後内部回路のテストが行なわれる。電圧検出
回路２４の検出レベルＶｓは抵抗４Ａ、 ４ｔ１の抵抗
値をそれぞれＲ，、Ｒ２とするとで表わされるが、Ｎチ
ャンネル型ＭＯＳトランジスタ４ＤのＶ□、ＶＴＮは内
部回路のトランジスタと同一てあり、通常の製造工程に
おいては厳しく制御、管理されており、また抵抗値Ｒ，
，Ｒ，の相対精度もマスクパターンに依存するため高精
度であり、その結果電圧検出回路４の検出レベルＶｓは
正確な値を設定出来る。この検出レベルＶｓは集積回路
の保：：ＩＥ最低動作電圧より低く、かつテスト回路の
各ゲートが１−分動作する電圧に設定する必要があるが
、テスト回路はその集積回路の動作速度に比較して非常
に遅い動作速度でよく、集積回路の保証最低動作電圧以
下で動作させるのは容易であり、問題はない。なお、本
実ｈｈ例はテスト状態が２つの場合を示したが他の入力
端子を利用することで任意の数のテスト状態を設定出来
る。
テスト信号Ｓ、、ｓ、の情報は保持されており、 ”Ｈ
“レベルのままである。時刻ｔ４でリセット信号Ｓ１が
”Ｌ”レベルになると、アンドゲート７．８の出力は”
Ｌ”レベルとなり、以後フリップフロップ１４．１５の
リセットを禁止する。時刻ｔ、以後電源電圧■がＶＤＤ
レベルに復帰してもフリップフロップ４．５はデータ内
容を保持しており、またｔ６以後の入力端子２．３から
の入力Ｓ２．Ｓ３はアンドゲート８の出力が”Ｌ”レベ
ルとなるため、アンドゲート９，１０を通らず、インバ
ータ１３の出力が”Ｈ”レベルとなるためアンドゲート
１１． ＋２を通って内部回路へ通常信号入力として入
力され、以後内部回路のテストが行なわれる。電圧検出
回路２４の検出レベルＶｓは抵抗４Ａ、 ４ｔ１の抵抗
値をそれぞれＲ，、Ｒ２とするとで表わされるが、Ｎチ
ャンネル型ＭＯＳトランジスタ４ＤのＶ□、ＶＴＮは内
部回路のトランジスタと同一てあり、通常の製造工程に
おいては厳しく制御、管理されており、また抵抗値Ｒ，
，Ｒ，の相対精度もマスクパターンに依存するため高精
度であり、その結果電圧検出回路４の検出レベルＶｓは
正確な値を設定出来る。この検出レベルＶｓは集積回路
の保：：ＩＥ最低動作電圧より低く、かつテスト回路の
各ゲートが１−分動作する電圧に設定する必要があるが
、テスト回路はその集積回路の動作速度に比較して非常
に遅い動作速度でよく、集積回路の保証最低動作電圧以
下で動作させるのは容易であり、問題はない。なお、本
実ｈｈ例はテスト状態が２つの場合を示したが他の入力
端子を利用することで任意の数のテスト状態を設定出来
る。
以ト説明したように本発明は、リセット信号を発生して
いるときに電源電圧を低下させ、テストモード設定を行
なうことにより、低いテスト信号電圧レベルでテスト状
態を設定出来るために高集積回路化に適したテスト入力
回路が得られる効果がある。
いるときに電源電圧を低下させ、テストモード設定を行
なうことにより、低いテスト信号電圧レベルでテスト状
態を設定出来るために高集積回路化に適したテスト入力
回路が得られる効果がある。
第１図は本発明のテスト入力回路の実５６例を示す回路
図、第２図はその動作タイミング図、第３図は従来例の
回路図、第４図はその動作タイミング図である。 １・・・リセット入力端子 ２．３−・・入力端子、 ４・・・電圧検出回路、 ４＾、４Ｂ、 ４Ｇ−・・抵抗、 ４Ｄ−・・トランジスタ、 ５・・・電圧検出回路４の出力端子、 ６・・・インバータ、 ７、８． ９．１０． Ｉｔ、 １２−・・アンドゲー
ト、１４、１５・・・フリップフロップ、 ＋ ６−・・電源端子、 Ｓ、−・・リセット信号、 Ｓ、、Ｓ３−・・入力信号、 Ｓ５・・・電源検出回路４の出力信号、Ｓ６−・・アン
ドゲート７の出力信号、Ｓ８．Ｓ、・・・テスト信号。
図、第２図はその動作タイミング図、第３図は従来例の
回路図、第４図はその動作タイミング図である。 １・・・リセット入力端子 ２．３−・・入力端子、 ４・・・電圧検出回路、 ４＾、４Ｂ、 ４Ｇ−・・抵抗、 ４Ｄ−・・トランジスタ、 ５・・・電圧検出回路４の出力端子、 ６・・・インバータ、 ７、８． ９．１０． Ｉｔ、 １２−・・アンドゲー
ト、１４、１５・・・フリップフロップ、 ＋ ６−・・電源端子、 Ｓ、−・・リセット信号、 Ｓ、、Ｓ３−・・入力信号、 Ｓ５・・・電源検出回路４の出力信号、Ｓ６−・・アン
ドゲート７の出力信号、Ｓ８．Ｓ、・・・テスト信号。
Claims (1)
- 【特許請求の範囲】 電源電圧の低下を検出する電源電圧検出回路と、 入力信号をテスト情報として保持するラッチ回路と、 リセット信号および電源電圧検出回路の検出信号が入力
したときのみ入力信号をラッチ回路にラッチさせ、それ
以外のときは入力信号を通常信号として出力する選択回
路を有するテスト入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105920A JPS62261976A (ja) | 1986-05-08 | 1986-05-08 | テスト入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105920A JPS62261976A (ja) | 1986-05-08 | 1986-05-08 | テスト入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261976A true JPS62261976A (ja) | 1987-11-14 |
Family
ID=14420299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105920A Pending JPS62261976A (ja) | 1986-05-08 | 1986-05-08 | テスト入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163840A (ja) * | 1988-12-16 | 1990-06-25 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH0474980A (ja) * | 1990-07-17 | 1992-03-10 | Nec Corp | 誤動作防止テスト回路 |
-
1986
- 1986-05-08 JP JP61105920A patent/JPS62261976A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163840A (ja) * | 1988-12-16 | 1990-06-25 | Nec Corp | シングルチップマイクロコンピュータ |
| JPH0474980A (ja) * | 1990-07-17 | 1992-03-10 | Nec Corp | 誤動作防止テスト回路 |
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