JPS63182724A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPS63182724A JPS63182724A JP62014914A JP1491487A JPS63182724A JP S63182724 A JPS63182724 A JP S63182724A JP 62014914 A JP62014914 A JP 62014914A JP 1491487 A JP1491487 A JP 1491487A JP S63182724 A JPS63182724 A JP S63182724A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- external input
- clock
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 210000000744 eyelid Anatomy 0.000 description 1
Landscapes
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔元業上の利用分野〕
本発明は中央処理装置に関する。
従来、この種の中央処理装置は、前記中央処理装置の動
作が不必要な時、スタンバイ命令の実行によ）、スタン
バイ解除に必要な回路以外へのクセ、りの供給を停止し
て、消費電力の低減を行っていた。さらに、条件分岐制
御回路は、条件分岐命令が実行されると動作し、条件の
対象となる信号が命令に含まれる条件に一致しているか
否かにより、分岐先を変える機能を持ち、条件分岐機能
を実現していた。
作が不必要な時、スタンバイ命令の実行によ）、スタン
バイ解除に必要な回路以外へのクセ、りの供給を停止し
て、消費電力の低減を行っていた。さらに、条件分岐制
御回路は、条件分岐命令が実行されると動作し、条件の
対象となる信号が命令に含まれる条件に一致しているか
否かにより、分岐先を変える機能を持ち、条件分岐機能
を実現していた。
第２図に従来の中央処理装置の一例を示し、説明する。
まず、スタンバイ機能について説明する。
命令ピジスタ１０６に入力された命令は、命令デ；−ダ
１０５で各機能別制御信号１１５と、スタンバイ解除回
路１０３以外の各機能ブロック１０６〜１１０へのクロ
ック１１２の供給の有無を示す制御信号１１３が出力さ
れる。クロック制御回路１０２は、命令デコーダ回路１
０５から出力された信号１１３とクロック生成回路１０
１から出力されるクロック１１１を受けて、クロックの
供給制御を行なう。スタンバイ命令が命令レジスタ１０
６に取シ込まれ、命令デコーダ１０５により解読される
と、スタンバイ解除回路１０３以外へのクロック１１２
の供給は停止する。また、スタンバイ解除回路１０３は
、スタンバイ解除信号が入力されると、スタンバイ状態
解除信号１１７をクロック制御回路１０２に出力する。
１０５で各機能別制御信号１１５と、スタンバイ解除回
路１０３以外の各機能ブロック１０６〜１１０へのクロ
ック１１２の供給の有無を示す制御信号１１３が出力さ
れる。クロック制御回路１０２は、命令デコーダ回路１
０５から出力された信号１１３とクロック生成回路１０
１から出力されるクロック１１１を受けて、クロックの
供給制御を行なう。スタンバイ命令が命令レジスタ１０
６に取シ込まれ、命令デコーダ１０５により解読される
と、スタンバイ解除回路１０３以外へのクロック１１２
の供給は停止する。また、スタンバイ解除回路１０３は
、スタンバイ解除信号が入力されると、スタンバイ状態
解除信号１１７をクロック制御回路１０２に出力する。
クロック開瞼回路１０２は、スタンバイ解除信号１１８
が入力されない限）クロックの供給は行わない。
が入力されない限）クロックの供給は行わない。
次に条件分岐機能について説明する。命令レジスタ１０
６に条件分岐命令が入力されると、命令デコーダ１０５
は信号１３１により条件分岐制御回路１０３を起動する
。条件分岐制御回路１３０は、判定可能な条件群のうち
のひとつを信号線１１３２により選択し、その選択され
た条件と判定対象となる信号群１１９とを比較し、一致
していれば命令により指定された分岐先へ、一致してい
なければ通常のプログラムシーケンスに従い次の命令を
実行する。ここで外部信号１１９が、ある状態に変化す
るまでプログラムの冥行を停めておきたい場合、条件分
岐命令を使い、不一致であれば条件分岐命令を繰シ返し
実行し、信号が変化したことを検出するプルグラミング
が行なわれる。
６に条件分岐命令が入力されると、命令デコーダ１０５
は信号１３１により条件分岐制御回路１０３を起動する
。条件分岐制御回路１３０は、判定可能な条件群のうち
のひとつを信号線１１３２により選択し、その選択され
た条件と判定対象となる信号群１１９とを比較し、一致
していれば命令により指定された分岐先へ、一致してい
なければ通常のプログラムシーケンスに従い次の命令を
実行する。ここで外部信号１１９が、ある状態に変化す
るまでプログラムの冥行を停めておきたい場合、条件分
岐命令を使い、不一致であれば条件分岐命令を繰シ返し
実行し、信号が変化したことを検出するプルグラミング
が行なわれる。
〔発明が解決しようとする問題点〕
上述した従来の中央処理装置は、スタンバイ命令の実行
によりクロツクの供給の制御をしている。
によりクロツクの供給の制御をしている。
従って、外部よシ入力される信号の入力待機中、つまシ
条件分岐命令を実行し、条件が一致するまで同一命令を
繰ル返す場合には、スタンバイ状態には出来ず、外部信
号入力回路以外の不必要な機能ブロックにもクロックを
供給しているので、消費電力が大きいという欠点がある
。
条件分岐命令を実行し、条件が一致するまで同一命令を
繰ル返す場合には、スタンバイ状態には出来ず、外部信
号入力回路以外の不必要な機能ブロックにもクロックを
供給しているので、消費電力が大きいという欠点がある
。
・〔問題点を解決するための手段〕
本発明の中央処理装置は、クロック生成回路を有し、命
令を逐次実行する中央処理装置に於いて、実行される命
令が外部入力により条件分岐を必要とすることを検出し
、クロック制御回路からのクロックの供給を停止させ、
外部人力によりクロ。
令を逐次実行する中央処理装置に於いて、実行される命
令が外部入力により条件分岐を必要とすることを検出し
、クロック制御回路からのクロックの供給を停止させ、
外部人力によりクロ。
り生成回路からのクロックを活性化する待機状態検出回
路を有することを特徴とする。
路を有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の中央処理装置を示すブロッ
ク図である。図に於いて、第２図と同じ機能を有するブ
ロックは、同一符号を付しである。
ク図である。図に於いて、第２図と同じ機能を有するブ
ロックは、同一符号を付しである。
第１図には、第２図の従来例と比較して、外部入力信号
の有無検出による待機状態検出回路１０４が追加されて
いる。
の有無検出による待機状態検出回路１０４が追加されて
いる。
条件分岐命令が命令レジスタ１０６に取シ込れると、従
来例での説明と同様な順序で命令が実行されるが、条件
が不一致の場合、条件分岐命令を繰）返し実行していた
のに対し、本実施例によれば待機状態検出回路１０４が
外部入力信号群１１９と判定条件信号群１３３により、
条件が不一致であることを検出し、外部入力待機信号１
２０によりてクロック制御回路１０２を起動し、必要な
部分以外をスタンバイ状態にする。その後、外部入力信
号群１１９と判定条件信号群１３３とが一致したら、ス
タンバイ状態解除信号１２１によって、スタンバイ状態
を解除する。
来例での説明と同様な順序で命令が実行されるが、条件
が不一致の場合、条件分岐命令を繰）返し実行していた
のに対し、本実施例によれば待機状態検出回路１０４が
外部入力信号群１１９と判定条件信号群１３３により、
条件が不一致であることを検出し、外部入力待機信号１
２０によりてクロック制御回路１０２を起動し、必要な
部分以外をスタンバイ状態にする。その後、外部入力信
号群１１９と判定条件信号群１３３とが一致したら、ス
タンバイ状態解除信号１２１によって、スタンバイ状態
を解除する。
以上の説明で明かな如く、本発明による中央処理装置は
、外部入力信号待機中であっても待機動作に必要な機能
プロ、り以外へのクロックの供給を停止するととＫよシ
、消費電力を低減されることができる効果がある。
、外部入力信号待機中であっても待機動作に必要な機能
プロ、り以外へのクロックの供給を停止するととＫよシ
、消費電力を低減されることができる効果がある。
第１図は、本発明による中央処理装置の一実施例を示す
ブロック図、第２図は従来の中央処理装置のブロック図
である。 １０１・・・・・・クロック生成回路、１ｏ２・・・・
・・クロック制御回路、１０３・・・・・・スタンバイ
解除回路、１０４・・・・・・外部入力信号の有無検出
による待機回路、１０５・・・・・・命令デコーダ回路
、１０６・・・・・・命令レジスタ、１０７・・・・・
・プログラムカクンタ、１０８・・・・・・演算回路、
１０９・・・・・・汎用レジスタ、１１０・・・・・・
シリアル入出力回路、１１１・・・・・・基本クロック
、１１２・・・・・・クロック制御回路から出力される
クロック、１１３・・・・・・スタンバイか否かを示す
信号、１１４・・・・・・外部信号入力待機命令か否か
を示す信号、１１５・・・・・・各機能別制御信号、１
１６・・・・−・内＃＜ｘ、１１ ’ｔ−・・・・・ス
タンバイ状態解除信号、１１８・・・・・・スタンバイ
解除信号、１１９・・・・・・外部入力信号群、１２０
・・・・・・外部入゛力待機信号、１２１・・・・・・
外部入力待機解除信号、１３０・・・・・・条件分岐制
御回路、１３１・・・・・・条件分岐制御回路起動信号
、１３２・・・・・・条件分岐制御信号、１３３・・・
・・・判定条件信号群、１３４・・・・・・プログラム
カウンタ制御信号。
ブロック図、第２図は従来の中央処理装置のブロック図
である。 １０１・・・・・・クロック生成回路、１ｏ２・・・・
・・クロック制御回路、１０３・・・・・・スタンバイ
解除回路、１０４・・・・・・外部入力信号の有無検出
による待機回路、１０５・・・・・・命令デコーダ回路
、１０６・・・・・・命令レジスタ、１０７・・・・・
・プログラムカクンタ、１０８・・・・・・演算回路、
１０９・・・・・・汎用レジスタ、１１０・・・・・・
シリアル入出力回路、１１１・・・・・・基本クロック
、１１２・・・・・・クロック制御回路から出力される
クロック、１１３・・・・・・スタンバイか否かを示す
信号、１１４・・・・・・外部信号入力待機命令か否か
を示す信号、１１５・・・・・・各機能別制御信号、１
１６・・・・−・内＃＜ｘ、１１ ’ｔ−・・・・・ス
タンバイ状態解除信号、１１８・・・・・・スタンバイ
解除信号、１１９・・・・・・外部入力信号群、１２０
・・・・・・外部入゛力待機信号、１２１・・・・・・
外部入力待機解除信号、１３０・・・・・・条件分岐制
御回路、１３１・・・・・・条件分岐制御回路起動信号
、１３２・・・・・・条件分岐制御信号、１３３・・・
・・・判定条件信号群、１３４・・・・・・プログラム
カウンタ制御信号。
Claims (1)
- クロック生成回路を有し、命令を逐次実行する中央処理
装置に於いて、実行される命令が外部入力により条件分
岐を必要とすることを検出し、クロック制御回路からの
クロックの供給を停止させ、外部入力によりクロック生
成回路からのクロックを活性化する待機状態検出回路を
有することを特徴とする中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014914A JPS63182724A (ja) | 1987-01-23 | 1987-01-23 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014914A JPS63182724A (ja) | 1987-01-23 | 1987-01-23 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182724A true JPS63182724A (ja) | 1988-07-28 |
Family
ID=11874233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014914A Pending JPS63182724A (ja) | 1987-01-23 | 1987-01-23 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63182724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH044320U (ja) * | 1990-04-19 | 1992-01-16 | ||
| JPH06332563A (ja) * | 1993-05-13 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | 電子回路の電力消費の低減回路及び方法 |
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS60218152A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | マイクロ・プロセツサ |
-
1987
- 1987-01-23 JP JP62014914A patent/JPS63182724A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS60218152A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | マイクロ・プロセツサ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH044320U (ja) * | 1990-04-19 | 1992-01-16 | ||
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| JPH06332563A (ja) * | 1993-05-13 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | 電子回路の電力消費の低減回路及び方法 |
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